功率半导体器件制造技术

本发明专利技术提供一种功率半导体器件，包括第一导电类型半导体衬底、漏极金属电极、第一导电类型半导体漂移区、第二导电类型半导体体区，第二导电类型半导体体区内有第一导电类型半导体源极区和抗穿通结构；抗穿通结构为第二导电类型半导体体接触区或金属结构；抗穿通结构的下表面与所述第一导电类型半导体漂移区的上表面重合或者二者间的距离小于0.5微米，使得器件不发生穿通击穿；本发明专利技术具有更小的栅交叠面积，同时具有更大的寄生栅源、栅漏电容等效极板距离，这两个因素都有利于减小栅寄生电容；同时，在器件源端引入抗穿通结构，避免短沟道和轻掺杂体区导致的穿通击穿。 1

Power semiconductor devices

The invention provides a power semiconductor device, including the first conductive type semiconductor substrate, the drain metal electrode, the first conductive type semiconductor drift area, the second conductive type semiconductor body area. The second conductive type semiconductor body area has the first conductive type semiconductor source region and the anti penetrating structure; the anti penetrating structure is the anti through structure. Second the contact area or metal structure of a conductive type semiconductor; the lower surface of the anti pass structure is overlapped with the upper surface of the first conductive type semiconductor drift area or the distance between the two is less than 0.5 microns, so that the device does not wear through breakdown; the invention has a smaller cascade area and a larger parasitic gate. The equivalent plate distance of the source and gate leakage capacitance, these two factors are beneficial to reduce the gate parasitic capacitance; at the same time, the wear-resistant structure is introduced at the source end of the device to avoid the perforation breakdown caused by the short channel and the light doping. One

【技术实现步骤摘要】
功率半导体器件
本专利技术属于功率半导体器件
，更具体地，涉及高速的功率半导体器件。
技术介绍
以功率MOSFET为代表的功率半导体器件，如功率LDMOS及功率VDMOS，被广泛应用于功率管理系统中。功率管理系统要求功率MOSFET具有低的导通电阻和寄生电容以减小器件导通损耗和开关损耗。随着功率半导体行业的发展，器件导通电阻与关态耐压之间的矛盾关系被RESURF、超结等技术缓解，使器件在维持一定关态耐压的同时导通电阻得到极大降低，降低了由导通电阻引起的导通损耗。然而在中低电压应用领域，功率半导体器件的导通损耗不再占主导，随着功率管理系统的工作频率不断提高，器件开关转换过程产生的开关损耗占据总功耗的比例越来越高，使整个系统的功耗增加，效率降低。传统槽栅N沟道VDMOS器件结构如图1所示。器件的栅极贯穿Pbody区并伸入低掺杂浓度的漂移区内，由此消除了传统平面栅VDMOS器件结构的JFET区电阻。栅极在加正压时还可以吸引漂移区内的多子形成多子积累层从而进一步减小导通电阻。但是栅极与漂移区的交叠会引起较大的栅漏寄生电容CGD，使器件的开关速度下降，动态功耗增加。为了降低传统槽栅VDMOS器件的栅漏寄生电容CGD，降低开关损耗，一系列改进结构被提出。如图2所示，在传统槽栅VDMOS器件结构的基础上，通过在槽栅底部使用厚氧化层增加栅极与漂移区之间的距离可以降低栅漏寄生电容CGD。对于深槽VDMOS器件，为了降低栅漏寄生电容CGD，可以在深槽中采用阶梯形状的栅电极和氧化层，如图3所示。B.J.Baliga在U.S.PatentNo.5,998,833中提出基于分离栅splitgate结构的深槽VDMOS器件，该结构的深槽内有通过介质隔离的控制栅电极以及与源极同电位的分离栅电极，利用分离栅电极屏蔽控制栅电极与漂移区之间的电容耦合作用来减小栅漏寄生电容CGD，该结构如图4所示；J.Zeng在U.S.PatentNo.6,683,346中提出的深槽VDMOS结构也应用该原理，利用介质层将沟道区控制栅与槽栅末端栅结构隔离以降低栅漏寄生电容CGD。传统平面栅N沟道LDMOS器件结构如图21所示，器件的栅电极向漏极方向延伸并覆盖漂移区中部分STI介质形成栅场板。栅场板可以调节器件的表面电场优化器件耐压，同时在器件开启时在漂移区表面形成多子积累层减小器件导通电阻。但较长的栅场板也会增大栅极与漂移区的交叠，引起较大的栅漏寄生电容CGD，进而增加器件的开关时间和动态损耗。为了降低传统LDMOS器件结构的栅漏寄生电容CGD，VishnuKhemaka等人在U.S.PatentNo.8969958中提出了基于横向功率器件的分离栅splitgate结构，如图22所示。该结构通过将传统LDMOS器件的栅场板断开，形成沟道区控制栅和与源极同电位的漂移区分离栅。分离栅结构一方面减小了控制栅与漂移区的交叠面积，另一方面屏蔽了控制栅电极与漂移区之间的电容耦合作用，因此显著减小了栅漏寄生电容CGD，使器件开关特性得到改善，且不影响器件关态耐压特性。上述降低栅漏寄生电容CGD的方法，均为对控制栅以外的栅极结构进行改进，以达到降低器件动态功耗的目的。然而功率MOSFET器件沟道区部分的寄生栅源、栅漏电容充放电过程仍然严重影响着器件的开关特性。因此，包含控制栅电极在内的器件源端结构仍具有很大的改进空间以进一步提高器件开关速度，降低器件动态功耗。
技术实现思路
为了在现有技术的基础上进一步提高功率MOSFET器件的开关速度，降低器件动态损耗，本专利技术提出了多种功率半导体器件。本专利技术提出的器件采用了改进的源端结构以及与之匹配的栅极和漂移区结构。本专利技术提出的器件结构与传统器件相比具有更小的栅源、栅漏寄生电容，可以在基本不影响器件关态耐压和导通电阻的条件下，有效缩短开关时间，提高开关速度，达到降低器件开关损耗的目的。为实现上述专利技术目的，技术方案如下：一种功率半导体器件，包括第一导电类型半导体衬底9，与所述第一导电类型半导体衬底9底部连接的位于器件底部的漏极金属电极10；位于所述第一导电类型半导体衬底9上表面的第一导电类型半导体漂移区8；位于所述第一导电类型半导体漂移区8上表面的第二导电类型半导体体区5，所述第二导电类型半导体体区5内有第一导电类型半导体源极区6和抗穿通结构7；所述抗穿通结构7为第二导电类型半导体体接触区或金属结构；位于器件表面的源极金属电极1连接所述第一导电类型半导体源极区6和所述抗穿通结构7；所述抗穿通结构7的下表面与所述第一导电类型半导体漂移区8的上表面重合或者二者间的距离小于0.5微米，使得器件不发生穿通击穿；介质层13贯穿所述第二导电类型半导体体区5且伸入所述第一导电类型半导体漂移区8内部，所述介质层13中有控制栅电极2，所述控制栅电极2与所述第二导电类型半导体体区5及第一导电类型半导体漂移区8之间的介质层构成栅介质12。作为优选方式，所述抗穿通结构7和所述栅介质12之间的距离小于0.3微米；并且/或者所述控制栅电极2和所述第二导电类型半导体体区5、第一导电类型半导体漂移区8之间的栅介质12的厚度大于0.05微米。作为优选方式，所述第二导电类型半导体体区5的杂质浓度小于1015cm-3。作为优选方式，所述第一导电类型半导体源极区6和所述第一导电类型半导体漂移区8之间靠近所述栅介质12的第二导电类型半导体体区5的区域为器件开启时的导通沟道区，导通沟道区长度小于0.5微米。作为优选方式，控制栅电极2的上表面不高于第一导电类型半导体源极区6的下表面；并且/或者控制栅电极2的下表面不低于第一导电类型半导体漂移区8的上表面。作为优选方式，当抗穿通结构7为金属结构时，第二导电类型半导体体区5内部设有短接区15，短接区15和第一导电类型半导体源极区6及金属结构接触。作为优选方式，控制栅电极2分为第一电极2a和第二电极2b。作为优选方式，介质层13内部控制栅电极2下方设置第二源电极3。作为优选方式，介质层13内部控制栅电极2下方设置第二源电极3，控制栅电极2的下表面高于第一导电类型半导体漂移区8的上表面。作为优选方式，控制栅电极2分为第一电极2a和第二电极2b；介质层13内部控制栅电极2下方设置第二源电极3。作为优选方式，介质层13内部控制栅电极2下方设置第二源电极3，控制栅电极分为第一电极2a和第二电极2b，第二源电极3的上表面和源极金属电极1接触。作为优选方式，介质层13内部控制栅电极2下方设置第二源电极3。在第一导电类型半导体漂移区8中设置交替分布的第二导电类型条形区域11a和第一导电类型条形区域11b。为实现上述专利技术目的，本专利技术还提供第二种功率半导体器件:包括第二导电类型半导体衬底19、所述第二导电类型半导体衬底19上表面的第一导电类型半导体漂移区8；所述第一导电类型半导体漂移区8的右侧有第一导电类型漏极接触区4，所述第一导电类型漏极接触区4与顶部漏极金属电极10连接；所述第一导电类型半导体漂移区8的左侧有第二导电类型半导体体区5，在第一导电类型半导体漂移区8的表面有介质层13；所述第二导电类型半导体体区5内设置第一导电类型半导体源极区6和抗穿通结构7，所述抗穿通结构7为第二导电类型半导体体接触区，且所述抗穿通结构7的右边界和所述第二导本文档来自技高网...

【技术保护点】
1.一种功率半导体器件，其特征在于：包括第一导电类型半导体衬底(9)，与所述第一

【技术特征摘要】
1.一种功率半导体器件，其特征在于：包括第一导电类型半导体衬底(9)，与所述第一导电类型半导体衬底(9)底部连接的位于器件底部的漏极金属电极(10)；位于所述第一导电类型半导体衬底(9)上表面的第一导电类型半导体漂移区(8)；位于所述第一导电类型半导体漂移区(8)上表面的第二导电类型半导体体区(5)，所述第二导电类型半导体体区(5)内有第一导电类型半导体源极区(6)和抗穿通结构(7)；所述抗穿通结构(7)为第二导电类型半导体体接触区或金属结构；位于器件表面的源极金属电极(1)连接所述第一导电类型半导体源极区(6)和所述抗穿通结构(7)；所述抗穿通结构(7)的下表面与所述第一导电类型半导体漂移区(8)的上表面重合或者二者间的距离小于0.5微米，使得器件不发生穿通击穿；介质层(13)贯穿所述第二导电类型半导体体区(5)且伸入所述第一导电类型半导体漂移区(8)内部，所述介质层(13)中有控制栅电极(2)，所述控制栅电极(2)与所述第二导电类型半导体体区(5)及第一导电类型半导体漂移区(8)之间的介质层构成栅介质(12)。2.根据权利要求1所述的功率半导体器件，其特征在于：所述抗穿通结构(7)和所述栅介质(12)之间的距离小于0.3微米；并且/或者所述控制栅电极(2)和所述第二导电类型半导体体区(5)、第一导电类型半导体漂移区(8)之间的栅介质(12)的厚度大于0.05微米。3.根据权利要求1所述的功率半导体器件，其特征在于：所述第二导电类型半导体体区(5)的杂质浓度小于1015cm-3。4.根据权利要求1所述的功率半导体器件，其特征在于：所述第一导电类型半导体源极区(6)和所述第一导电类型半导体漂移区(8)之间靠近所述栅介质(12)的第二导电类型半导体体区(5)的区域为器件开启时的导通沟道区，导通沟道区长度小于0.5微米。5.根据权利要求1所述的功率半导体器件，其特征在于：控制栅电极(2)的上表面不高于第一导电类型半导体源极区(6)的下表面；并且/或者控制栅电极(2)的下表面不低于第一导电类型半导体漂移区(8)的上表面。6.根据权利要求1所述的功率半导体器件，其特征在于：当抗穿通结构(7)为金属结构时，第二导电类型半导体体区(5)内部设有短接区(15)，短接区(15)和第一导电类型半导体源极区(6)及金属结构接触。7.根据权利要求1所述的功率半导体...

【专利技术属性】
技术研发人员：乔明，王正康，王睿迪，齐钊，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51