The invention provides a method of manufacturing a transistor with a SONOS structure, which includes: providing a semiconductor substrate, a semiconductor substrate including a selective tube well and a storage tube trap, an oxide layer on the upper surface of the selected tube well, a ONO storage layer on the upper surface of the storage pipe well, and a adjacent part of the selection pipe well with the storage pipe well. The above deposition wall; deposited polysilicon with an oxide layer, ONO storage layer and isolation wall, etched polysilicon, and retained polysilicon, deposited on both sides of the wall to form a selective tube gate and a storage tube gate, and an oxide that removes the surface of a semiconductor substrate outside the gate of the selected tube, the isolation wall, and the grid of the storage tube. The layer and the ONO layer. The invention also provides a transistor with SONOS structure based on the above method. The transistor provided by the present invention and its manufacturing method can effectively reduce the volume between the gate of the transistor and can be adapted to different working voltage requirements. One
【技术实现步骤摘要】
一种带SONOS结构的晶体管及其制造方法
本专利技术涉及一种带SONOS结构的晶体管以及制造方法,尤其涉及一种缩小关键尺寸的带SONOS结构的晶体管及其制造方法。
技术介绍
自从早年德州仪器的JackKilby博士专利技术了集成电路之时起,科学家们和工程师们已经在半导体器件和工艺方面作出了众多专利技术和改进。近50年来,半导体尺寸已经有了明显的降低,这转化成不断增长的处理速度和不断降低的功耗。迄今为止,半导体的发展大致遵循着摩尔定律,摩尔定律大致是说密集集成电路中晶体管的数量约每两年翻倍。现在,半导体工艺正在朝着20nm以下发展,其中一些公司正在着手14nm工艺。这里仅提供一个参考,一个硅原子约为0.2nm,这意味着通过20nm工艺制造出的两个独立组件之间的距离仅仅约为一百个硅原子。半导体器件制造因此变得越来越具有挑战性,并且朝着物理上可能的极限推进。半导体技术的近期发展之一已经是硅锗(SiGe)在半导体制造中的利用。在集成电路发展的演进上,随着几何尺寸(也即使用一工艺可以生产的最小元件或线)缩减的同时,机能密度(例如每一芯片面积的内连线元件数目)通常也在增加。这种尺寸缩减的工艺通常可增加生产效能并降低相关成本而提供好处,然而,如何设计合理的晶体管结构使其体积降低具有挑战性。目前在集成电路中,一个最小存储单元一般包括一个存储管和一个选择管与之搭配,存储管部分具有SONOS(Silicon(栅极)-Oxide-Nitride-Oxide-Silicon(衬底))结构,选择管部分为传统的MOS管。现有技术中,如图1所示,传统的最小存储单元通常由分别形成在P型阱 ...
【技术保护点】
1.一种带SONOS结构的晶体管的制造方法,其特征在于,所述制造方法包括:
【技术特征摘要】
1.一种带SONOS结构的晶体管的制造方法,其特征在于,所述制造方法包括:提供半导体衬底,所述半导体衬底包括选择管阱和存储管阱;在所述选择管阱的上表面沉积氧化物层;在所述存储管阱的上表面沉积ONO存储层;在所述选择管阱与存储管阱邻接部分的上方沉积隔离墙;沉积覆盖所述氧化物层、所述ONO存储层和所述隔离墙的多晶硅,蚀刻所述多晶硅,保留沉积在所述隔离墙两侧的多晶硅,以形成选择管栅极和存储管栅极,以及去除所述选择管栅极、所述隔离墙、所述存储管栅极之外的半导体衬底表面的所述氧化物层和所述ONO层。2.如权利要求1所述的制造方法,其特征在于,沉积所述隔离墙包括:沉积覆盖所述氧化物层和所述ONO存储层的隔离介质层;采用第一光掩膜版以及预先设定的曝光量X1蚀刻部分所述存储管阱上方的所述隔离介质层,保留所述选择管阱上方以及邻接选择管阱的部分所述存储管阱上方的所述隔离介质层;采用第二光掩膜版以及预先设定的曝光量Y1蚀刻部分所述选择管阱上方的所述隔离介质层,保留所述选择管阱和所述存储管阱邻接部分上方的所述隔离介质层,以形成所述隔离墙,其中,所述曝光量X1和所述曝光量Y1根据所述隔离墙的宽度调整。3.如权利要求2所述的制造方法,其特征在于,所述形成氧化物层包括:在所述半导体衬底表面沉积氧化物层;采用所述第一光掩膜版以及预先设定的曝光量X2蚀刻所述存储管阱区域上表面的氧化物层,以保留所述选择管阱区域上表面的氧化物层,其中,所述曝光量X2大于所述曝光量X1以蚀刻全部所述存储管阱区域上表面的所述氧化物层。4.如权利要求3所述的制造方法,其特征在于,还进一步包括:采用所述第一光掩膜版,对所述存储管阱进行浅沟道离子注入以形成浅沟道掺杂。5.如权利要求2所述的制造方法,其特征在于,所述在存储管阱上表面形成ONO存储层包括:沉积覆盖所述氧化物层和所述半导体衬底存储管阱区域上表面的ONO存储层;采用第二光掩膜版以及预先设定的曝光量Y2蚀刻所述选择管阱区域上方的ONO存储层,以保留所述存储管阱区域上表面的ONO存储层,其中,所述曝光量Y2大于所述曝光量Y1以蚀刻全部所述选择管阱区域上方的所述ONO存储层。6.如权利要求2所述的制造方法,其特征在于,所述在存储管阱上表面形成ONO存储层包括:沉积覆盖所述氧化物层和所述半导体衬底存储管阱区域上表面的ONO存储层;其中,所述隔离介质层沉积在所述ONO存储...
【专利技术属性】
技术研发人员:唐小亮,
申请(专利权)人:上海华力微电子有限公司,
类型:发明
国别省市:上海,31
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