基于隧穿场效应晶体管（TFET）的高密度和低功率时序制造技术

描述了一种装置，所述装置包括：第一p型隧穿场效应晶体管(TFET)；第一n型TFET，所述第一n型TFET与所述第一p型TFET串联耦合；第一节点，所述第一节点耦合至所述第一p型和n型TFET的栅极端子；第一时钟节点，所述第一时钟节点耦合至所述第一TFET的源极端子，所述第一时钟节点用于提供第一时钟；以及第二时钟节点，所述第二时钟节点耦合至所述第二TFET的源极端子，所述第二时钟节点用于提供第二时钟。

【技术实现步骤摘要】
【国外来华专利技术】基于隧穿场效应晶体管(TFET)的高密度和低功率时序优先权声明本申请要求于2015年10月23日提交的题为“TUNNELFIELD-EFFECTTRANSISTOR(TFET)BASEDHIGH-DENSITYANDLOW-POWERSEQUENTIAL(基于隧穿场效应晶体管(TFET)的高密度和低功率时序)”的美国专利申请序列号14/922,072的优先权，并且所述申请通过引用以其全文结合在此。
技术介绍
诸如触发器(FF)和锁存器之类的时序电路是钟控存储器元件，所述钟控存储器元件将逻辑状态存储在数字逻辑电路内。FF和锁存器消耗逻辑区域的主要部件。例如，对于一些重要的逻辑块，此部件可以是总面积的40％。功率(特别是动态时钟功率)是FF的重要属性。动态时钟功率不仅包括时钟树上的负载，而且更重要的是包括随着时钟切换在FF内耗散的功率。对于FF电路拓扑而言，最小化(即减少)内部时钟功率并实现电路鲁棒性是重要的考虑因素。附图说明通过以下给出的具体实施方式以及通过本公开的各实施例的附图将更加全面地理解本公开的实施例，然而，本公开的实施例不应被视为将本公开限制于特定实施例，而是仅用于解释和理解。图1展示了相对于漏极-源极偏置分别示出具有对称导电性的n型金属氧化物半导体(NMOS)晶体管和具有非对称导电性的n型隧穿场效应晶体管(nTFET)的电流-电压(IV)特性的曲线图。图2A-B展示了根据本公开的一些实施例的TFET触发器(FF)。图3A展示了根据本公开的一些实施例的TFETFF。图3B展示了根据本公开的一些实施例的图3A的TFETFF的时序图。图4展示了根据本公开的一些实施例的TFET多位FF。图5展示了根据本公开的一些实施例的TFET双沿FF。图6展示了根据本公开的一些实施例的TFET锁存器。图7展示了根据本公开的一些实施例的混合TFET-MOS锁存器。图8展示了根据一些实施例的具有基于TFET的时序逻辑的智能设备或者计算机系统或者片上系统(SoC)。具体实施方式减少电源电压(VDD)同时保持低泄漏电流是最小化能耗并提高移动设备电池寿命的重要因素。金属氧化物场效应晶体管(MOSFET)亚阈值摆幅(SS)的热极限限制了降低阈值电压(Vt)，从而在低VDD下导致显着的性能降低。隧穿场效应晶体管(TFET)不受此热尾的限制并且可以在低VDD下表现得更好。在某些方面，TFET的结构类似于互补金属氧化物半导体(CMOS)晶体管的结构，但是开关机构是不同的。例如，TFET通过调制通过势垒的量子隧穿来进行切换，而CMOS晶体管通过调制势垒上的热离子发射来进行切换。在CMOS晶体管中，由于kT/q(即室温下的60mV/十进制)，亚阈值斜率具有理论下限，其中，‘k’是Boitzmann常数，‘T’是绝对温度，并且‘q’是电子的电子电荷强度。亚阈值斜率涉及Id电流相对于器件“断开状态”(即漏极电流(Id)较小的情况，也被称为I截止或“截止电流”)以及器件的“导通状态”(即存在大量Id的情况，也被称为I导通或“导通电流”)附近的Vgs电压特性的斜率。对于给定的截止电流目标(例如，通过针对包括MOSFET的器件的备用功率要求来确定)，MOSFET的Id只能以此每十倍Id的60mV的最大速率进行增加。这可能会限制导通电流并因此限制电路性能(例如，晶体管开关的速度)。对于低有功功率，由于有功功率对电源电压的平方依赖性(即，PαCV2，其中‘P’是功率，‘C’是电容，并且‘V’是电源电压)，CMOS晶体管非常有利于在较低的电源电压下进行操作。然而，由于从截止电流到导通电流的受限的(kT/q)电流增长率，当在低电源电压下操作CMOS晶体管时，由于CMOS晶体管可能在其阈值电压附近操作，所以导通电流将明显较低。相反地，已经示出TFET用于实现比使操作更低的电源电压的CMOS晶体管更尖锐的导通行为(例如，更陡的亚阈值斜率)。有两种常见类型的TFET—n型(nTFET)和p型(pTFET)。对于nTFET，漏极电流随着栅极到源极电压(Vgs)的增加而增加，而对于pTFET，负漏极电流随着Vgs的减小(更负)而增加。栅极-源极电压(Vgs)大于Vt(阈值电压)时nTFET导通，而Vgs小于Vt时pTFET导通。与CMOS相比，在TFET的情况下，源极结和漏极结具有不同的掺杂类型。TFET也可以在漏极侧具有不同的结位置，但是物理形状可以与CMOS相似(例如，平面，FinFET，纳米线等)。nTFET中的源极是p型掺杂的，而漏极是n型掺杂的，并且pTFET中的源极是n型掺杂的而漏极是p型掺杂的。在理想器件中，TFET在断开和导通状态下都示出了呈指数增加且与温度无关的特性。不像传统CMOS晶体管，在300K下亚阈值摆幅的下限为60mV/dec的情况下，TFET中的亚阈值摆幅与温度无关。这样，使用TFET可以显着地减少断开状态泄漏。TFET具有更陡且更期望的亚阈值斜率。当器件在低电源电压下被驱动时，这实现比利用CMOS晶体管更高的导通电流。与常规FF设计相比，各种实施例描述了使用TFET电流-电压(I-V)曲线中存在的不对称导电特性的触发器(FF)和锁存器，以能够减小电路尺寸和复杂性。在一些实施例中，描述了使用TFET和CMOS晶体管形成的混合时序逻辑。图1展示了相对于漏极-源极偏置分别示出具有对称导电性的NMOS和具有非对称导电性的nTFET的电流-电压(IV)特性的曲线图101和102。在此，不对称导电性是指单侧导电。例如，曲线图102示出了nTFET的正向偏置(负Vds)区域中几乎为零的导电性(注意，这是在线性标度中，并且仍可能是低电平的电流)以及反向偏置(正Vds)区域(例如，亚阈值区域)中的导电性。相反，对称导电是指双侧导电。例如，曲线图101示出了针对NMOS晶体管在正向偏置区域中导电并且在反向偏置区域中导电。在一些实施例中，TFET时序单元(例如，FF和锁存器)的电路尺寸减小转化为用于较低功率操作的改进的面积效率、更密集的布局以及降低的开关电容。根据各个实施例和附图，其它技术效果将是显而易见的。在以下描述中，讨论了大量细节以提供对本公开的实施例的更透彻的解释。然而，对于本领域的技术人员将明显的是，本公开的实施例可以在没有这些特定细节的情况下实践。在其他实例中，以框图形式而非详细地示出了众所周知的结构和装置以避免模糊本公开的实施例。注意，在实施例的对应附图中，信号用线条表示。某些线条可能更粗从而指示更多的组成信号路径，和/或在一端或多端具有箭头从而指示主要信息流动方向。此类指示并非旨在是限制性的。相反，这些线条与一个或多个示例性实施例结合使用以帮助更容易地理解电路或逻辑单元。如由设计需要或偏好所指示的任何所表示的信号可实际上包括可在任一方向上行进并可使用任何适当类型的信号方案来实现的一个或多个信号。在整个说明书中，并且在权利要求书中，术语“连接(connected)”指已连接的物体之间的直接连接(例如，电、机械、或磁性连接)，不存在任何中介设备。术语“耦合(coupled)”指直接或间接连接，例如已连接的物体之间的直接电或机械、或磁性连接，或者通过一个或多个无源或有源中介设备的间接连接。术语“电路”或“模块”可以指被安排成彼此合本文档来自技高网...

【技术保护点】
一种装置，包括：第一p型隧穿场效应晶体管(TFET)；第一n型TFET，所述第一n型TFET与所述第一p型TFET串联耦合；第一节点，所述第一节点耦合至所述第一p型TFET和所述第一n型TFET的栅极端子；第一时钟节点，所述第一时钟节点耦合至所述第一p型TFET的源极端子，所述第一时钟节点用于提供第一时钟；以及第二时钟节点，所述第二时钟节点耦合至所述第一n型TFET的源极端子，所述第二时钟节点用于提供第二时钟。

【技术特征摘要】
【国外来华专利技术】2015.10.23 US 14/922,0721.一种装置，包括：第一p型隧穿场效应晶体管(TFET)；第一n型TFET，所述第一n型TFET与所述第一p型TFET串联耦合；第一节点，所述第一节点耦合至所述第一p型TFET和所述第一n型TFET的栅极端子；第一时钟节点，所述第一时钟节点耦合至所述第一p型TFET的源极端子，所述第一时钟节点用于提供第一时钟；以及第二时钟节点，所述第二时钟节点耦合至所述第一n型TFET的源极端子，所述第二时钟节点用于提供第二时钟。2.如权利要求1所述的装置，包括：第一TFET反相器，所述第一TFET反相器具有分别耦合至所述第一p型TFET和所述第一n型TFET的漏极端子的输入端、以及输出端。3.如权利要求2所述的装置，包括：第二p型TFET，所述第二p型TFET具有耦合至所述第二时钟节点的源极端子以及耦合至所述第一TFET反相器的输出端的栅极端子；以及第二n型TFET，所述第二n型TFET与所述第二p型TFET串联耦合，所述第二n型TFET具有耦合至所述第一时钟节点的源极端子，并且具有耦合至所述第一TFET反相器的输出端的栅极端子。4.如权利要求3所述的装置，其中，所述第二p型TFET和所述第二n型TFET的漏极端子耦合至所述第一p型TFET和所述第一n型TFET的漏极端子。5.如权利要求3所述的装置，包括：第三p型TFET，所述第三p型TFET具有耦合至所述第二时钟节点的源极端子，并且具有耦合至所述第一TFET反相器的输出端的栅极端子；以及第三n型TFET，所述第三n型TFET与所述第三p型TFET串联耦合，所述第三n型TFET具有耦合至所述第一时钟节点的源极端子，并且具有耦合至所述第一TFET反相器的输出端的栅极端子。6.如权利要求5所述的装置，包括：第二TFET反相器，所述第二TFET反相器具有分别耦合至所述第三p型TFET和所述第三n型TFET的漏极端子的输入端、以及输出端。7.如权利要求6所述的装置，包括：第四p型TFET，所述第四p型TFET具有耦合至所述第一时钟节点的源极端子，并且具有耦合至所述第二TFET反相器的输出端的栅极端子；以及第四n型TFET，所述第四n型TFET与所述第四p型TFET串联耦合，所述第四n型TFET具有耦合至所述第二时钟节点的源极端子，并且具有耦合至所述第二TFET反相器的输出端的栅极端子。8.如权利要求7所述的装置，其中，所述第四p型TFET和所述第四n型TFET的漏极端子耦合至所述第三p型TFET和所述第三n型TFET的漏极端子。9.如权利要求7所述的装置，包括：第三TFET反相器，所述第三TFET反相器具有分别耦合至所述第三p型TFET和所述第三n型TFET的漏极端子的输入端、以及输出端。10.如权利要求1所述的装置，包括一对反相器，所述一对反相器用于从时钟源生成所述第一时钟和所述第二时钟。11.如权利要求1所述的装置，其中，所述第二时钟是所述第一时钟的反相。12.一种装置，包括：第一时钟节点，所述第一时钟节点用于提供第一时钟；第二时钟节点，所述第二时钟节点用于提供第二时钟，所述第二时钟将是所述第一时钟的反相；第一对隧穿场效应晶体管(TFET)，所述第一对TFET包括：p型TFET，所述p型TFET具有耦合至所述第一时钟节点的源极端子；n型TFET，所述n型TFET与所述p型TFET串联耦合，所述n型TFET具有耦合至所述第二时钟节点的源极端子；以及节点，所述节点耦合至所述p型TFET和所述n型TFET的栅极端子，所述第一节点用于接收输入信号；以及第二对TFET，所述第二对TFET包括：p型TFET，所述p型TFET具有耦合至所述第二时钟的源极端子；以及n型TFET，所述n型TFET与所述第二对中的p型TFET串联耦合，所述第二对中的n型TFET具有耦合至所述第一时钟的源极端子；其中，所述第二对中的p型TFET和n型TFET的栅极端子耦合至所述节点。13.如权利要求12所述的装置，包括：第...

【专利技术属性】
技术研发人员：D·H·莫里斯，U·E·阿维齐，I·A·杨，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US