本描述的实例包含一种半导体装置，其具有：衬底(22)；低缺陷层(32)，其经形成在相对于所述衬底(22)的固定位置中；及势垒层(34)，其包含形成在所述低缺陷层(32)上的III‑N族半导体材料且在所述低缺陷层(32)中形成电子气体。所述装置还具有：源极接触件(52)；漏极接触件(54)；及栅极接触件(56)，其用于接收电势，所述电势用于调整所述电子气体中及所述源极接触件与所述漏极接触件之间的导电路径。最后，所述装置具有所述势垒层(34)与所述衬底(22)之间的单侧PN结(22/24)。
【技术实现步骤摘要】
【国外来华专利技术】隔离式III-N族半导体装置
本专利技术大体上涉及半导体装置，且更具体来说涉及隔离式III-N族半导体装置。
技术介绍
通常结合各种半导体材料形成集成电路装置。针对一些应用，这些材料包含化合物材料(例如已知III-N族半导体)，已知所述材料包含来自周期表的III族的元素组合。此类元素包含铝、镓、铟及可能硼，且作为III-N族半导体，其与氮组合，使得每个元素促成总体半导体材料。III-N族半导体材料的实例为氮化镓、氮化镓铝、氮化铟及氮化铟铝镓。再者，III-N族半导体装置可通过共享共同硅衬底或晶片包含其它硅基装置，其中因化合物半导体与下层硅衬底之间的差异做出对III-N族半导体装置的调整。上述方法具有各种优点，例如与氮化镓(GaN)装置结合。例如，此类装置可包含发光二极管(LED)、太阳能电池、抗辐射装置及高温或高电压装置(通常包含晶体管)。但是，这些装置可存在某些缺点，包含在与基于结构或功能性的不同装置混合时的可能的不稳定性。图1(现有技术)图示说明可使用GaN晶体管实施且如此实施可存在缺点的常规半桥10的示意图。具体来说，半桥10包含两个GaN晶体管T1及T2。众所周知，晶体管T1的漏极D(T1)经连接到第一干线电压(展示为Vline)，且晶体管T2的源极S(T2)经连接到第二干线电压(展示为ground(接地))。因此，晶体管T1称为高侧，且晶体管T2称为低侧。晶体管T1的源极S(T1)和晶体管T2的漏极D(T2)经连接且提供半桥10的输出Vout。晶体管栅极可经连接到通过使用通用输入块12的图示说明所展示的各种信号。特定信号对此讨论没有特殊意义，但其允许晶体管T1和T2以互补的方式操作，所以一个晶体管接通时另一个晶体管断开，反之亦然。最后，如在各种晶体管配置中常见，晶体管T1和T2的各者的源极经连接到相应晶体管的衬底，其中此连接有时称为背栅极。在操作中，晶体管T1和T2一次接通一个且通常在百分之50的占空比，所以Vout在高侧晶体管T1接通时倾向于Vline且在低侧晶体管T2接通时倾向于接地。基于负载和输入电压，此电路可具有各种使用情况，包含例如转换器中的功率电子设备、开关等。半桥10具有各种使用情况且为人熟知，但是在理想情况下使用GaN技术来实施桥中可出现问题。具体来说，源极到背栅极连接可因连接到同一衬底的不同电压而造成泄漏、不稳定或其它性能降低问题。例如，考虑高电压应用，其中Vline为400伏特。当高侧晶体管T1接通时，Vline(减去跨晶体管T1的电压降)经连接到Vout。例如，如果所述电压降为1伏特，那么当晶体管T1接通时，Vout＝399伏特。因此，晶体管T1的源极到背栅极连接将背栅极耦合到399伏特，同时晶体管T2的源极到背栅极连接将背栅极耦合到接地，借此产生两个晶体管之间的相当大的泄漏路径。作为替代方案，背栅极连接代替地可通过将每个晶体管漏极连接到背栅极而实施。虽然替代方案逐渐降低泄漏问题，但是当高侧晶体管T1和低侧晶体管T2断开时，背栅极上的高电压将对给定设计导致更高表面场且导致更低的寿命，并借此降低晶体管可靠性。此方法的额外问题将包含封装技术需求(例如绝缘裸片附接的需求)中的附加复杂度。
技术实现思路
在所描述的实例中，一种半导体装置包含：衬底；低缺陷层，其经形成在相对于所述衬底的固定位置中；及势垒层，其包含形成在所述低缺陷层上的III-N族半导体材料且在所述低缺陷层中形成电子气体。所述装置还包含：源极接触件；漏极接触件；及栅极接触件，其用于接收电势，所述电势用于调整所述电子气体及所述源极接触件与所述漏极接触件之间的响应于所述电子气体且由所述电子气体形成的导电路径。最后，所述装置包含所述势垒层与所述衬底之间的单侧PN结。在另一方面，第一电介质势垒及第二电介质势垒中的每一者沿着所述低缺陷层和所述势垒层的相应边缘对准，且在从所述低缺陷层向所述衬底的方向上进一步延伸并在一定程度上低于所述单侧PN结。附图说明图1(现有技术)图示说明常规半桥的示意图。图2图示说明根据示例实施例的晶体管对(包含衬底和n+掺杂层)的形成的横截面图。图3图示说明图2的晶体管对的形成的横截面图(附加失配隔离层及缓冲层)。图4图示说明图3的晶体管对的形成的横截面图(附加电隔离层)。图5图示说明图4的晶体管对的形成的横截面图(附加低缺陷层、势垒层、覆盖层和栅极电介质层)。图6图示说明图5的晶体管对的形成的横截面图(附加沟槽和通孔)。图7图示说明在形成电介质势垒、源极接触件、漏极接触件、栅极接触件及从源极到单侧PN结的n+层的电连接之后的图6的晶体管对的形成的横截面图。图8图示说明当作为半桥电连接时的图7的晶体管对的横截面图。图9图示说明晶体管对的替代示例实施例的横截面图，其中使用多个电介质部件来形成电介质势垒。图10图示说明根据替代示例实施例的晶体管对(包含具有经蚀刻区的衬底)的形成的横截面图。图11图示说明图10的晶体管对的形成的横截面图(附加沿着经蚀刻区表面形成的n+区)。图12图示说明图11的晶体管对的形成的横截面图(附加在n+区内侧的区域内形成的各种GaN晶体管层)。图13图示说明图12的晶体管对的形成的横截面图(附加源极、漏极和栅极接触件)。图14图示说明图13的晶体管对的形成的横截面图(附加用于展开表面电场的电浮动区)。具体实施方式图2到9图示说明根据示例实施例的晶体管对20的形成的横截面图，晶体管对20包含两个GaN场效晶体管(FET)。省略某些材料、过程细节和尺寸，因为其以其它方式已知且不必示范示例实施例的范围。参考图2，结合半导体衬底22(例如，硅晶片或适用于制造GaNFET的其它衬底)形成晶体管对20。在示例实施例中，衬底22是p半导体材料，意味着轻度掺杂的p-型半导体材料。例如，此掺杂浓度可在1e13/cm3到3e20/cm3的范围中。沿着衬底22的上表面形成(例如，生长或植入)与衬底22互补的半导体材料区或层24。在图示说明的实例中，因为衬底22是p型材料，所以层24是n型材料。再者，相对于衬底22，层24优选地经重掺杂，所以图2图示说明层24具有n+掺杂级。例如，此掺杂浓度可在1e18/cm3到1e21/cm3的范围中。因此，鉴于前文，较少掺杂衬底22和较大掺杂层24的组合提供单侧PN结，如下文描述。再者，此或相当的单侧PN结可通过在高度掺杂的p+衬底(1e18/cm3到3e21/cm3)上生长低掺杂n型硅(1e13/cm3到1e18/cm3)层或在高度掺杂的p+衬底(1e18/cm3到3e21/cm3)上生长低掺杂(1e13/cm3到1e18/cm3)p型硅层且随后在经生长的低掺杂硅薄膜的顶部上形成n+区(1e18/cm3到3e21/cm3)而形成。参考图3，表示额外制造步骤及项目。具体来说，失配隔离层26经形成在层24上，并如此命名以建立隔离且处理半导体材料层24与将为包含层24上方的III-N族层的层之间的失配(例如在网格结构中)。例如，失配隔离层26可为10到1500纳米的氮化铝。在失配隔离层26上形成缓冲层28。例如，缓冲层28可为1到7微米厚，且包含若干层堆叠，所述堆叠从为具有较少镓的富含铝化合物的堆叠的底部层开始并向堆叠顶部转到一或多个层(即，具有更大量的镓和更少量的本文档来自技高网...
【技术保护点】
一种半导体装置，其包括：衬底；低缺陷层，其在相对于所述衬底的固定位置中形成；势垒层，其包括在所述低缺陷层上形成的III‑N族半导体材料且在所述低缺陷层中形成电子气体；源极接触件；漏极接触件；栅极接触件，其用于接收电势，所述电势用于调整所述电子气体及所述源极接触件与所述漏极接触件之间的响应于所述电子气体且由所述电子气体形成的导电路径；及单侧PN结，其在所述势垒层与所述衬底之间。
【技术特征摘要】
【国外来华专利技术】2015.11.25 US 14/951,9271.一种半导体装置，其包括：衬底；低缺陷层，其在相对于所述衬底的固定位置中形成；势垒层，其包括在所述低缺陷层上形成的III-N族半导体材料且在所述低缺陷层中形成电子气体；源极接触件；漏极接触件；栅极接触件，其用于接收电势，所述电势用于调整所述电子气体及所述源极接触件与所述漏极接触件之间的响应于所述电子气体且由所述电子气体形成的导电路径；及单侧PN结，其在所述势垒层与所述衬底之间。2.根据权利要求1所述的半导体装置，其进一步包括：第一电介质势垒，其沿着所述低缺陷层的第一边缘和所述势垒层的第一边缘，所述第一电介质势垒在从所述低缺陷层朝向所述衬底的方向上进一步延伸且在一定程度上低于所述单侧PN结；及第二电介质势垒，其沿着所述低缺陷层的第一边缘和所述势垒层的第二边缘，所述第二电介质势垒在从所述低缺陷层朝向所述衬底的方向上进一步延伸且在一定程度上低于所述单侧PN结。3.根据权利要求2所述的半导体装置，其中在所述第一电介质势垒和所述第二电介质势垒之间形成单个晶体管，所述单个晶体管包括所述源极接触件、所述漏极接触件、所述栅极接触件和所述电子气体。4.根据权利要求3所述的半导体装置，其进一步包括相对于所述衬底且与所述第一晶体管相邻形成的第二晶体管，所述第二晶体管通过所述第一电介质层与所述第一晶体管隔离。5.根据权利要求4所述的半导体装置，其中所述第二晶体管包括通过所述第一电介质层与所述第一晶体管的所述单侧PN结隔离的第二单侧PN结。6.根据权利要求5所述的半导体装置，其中所述第二单侧PN结包括n型区，且其中所述第二晶体管进一步包括：第二源极接触件；及所述第二源极接触件与所述n型区之间的导电部件。7.根据权利要求6所述的半导体装置，其进一步包括用于形成半桥电路的所述第一晶体管与所述第二晶体管之间的电连接性。8.根据权利要求2所述的半导体装置，其中所述单侧PN结包括n型区，且进一步包括所述源极接触件与所述n型区之间的导电部件。9.根据权利要求8所述的半导体装置，其中所述单侧PN结进一步包括具有低于所述n型区的掺杂浓度的p型区。10.根据权利要求2所述的半导体装置，其中所述装置具有隔离电压，且其中所述第一电介质势垒与所述第二电介质势垒中的每一者具有在所述隔离电压除以20V微米宽的一到三倍的范围中的宽度。11.根据权利要求2所述的半导体装置，其中所述装置具有隔离电压，且其...
【专利技术属性】
技术研发人员：纳维恩·蒂皮尔内尼，萨米尔·彭德哈卡，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国,US
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