用于嵌入式存储器的面积有效的并行测试数据路径制造技术

在所描述实例中，BIST控制器(40)通过BIST数据路径产生待应用于嵌入式存储器(45)的测试数据样式。每个嵌入式存储器(45)耦合到专用本地比较器(46)，所述专用本地比较器(46)比较在测试期间从所述存储器(45)读取的数据与从所述BIST控制器(40)转发的预期数据响应。与一群组(48)待并行测试的存储器相关联的所述本地比较器(46)从所述群组(48)当中共享的本地响应延迟产生器(44)并行地接收所述预期数据响应。

【技术实现步骤摘要】
【国外来华专利技术】用于嵌入式存储器的面积有效的并行测试数据路径
本专利技术大体上涉及集成电路测试，且更具体地说，涉及测试大规模集成电路中的嵌入式存储器。
技术介绍
不管通用还是针对特定端应用程序布置，许多现代电子集成电路基本上都集成了计算机系统的所有必需的功能组件。包含用于控制并管理广泛范围的功能和有用的应用程序的计算能力的那些大规模集成电路常常被称作“芯片上系统(systemonachip)”或“SoC”装置。典型的现代SoC架构包含执行以下数字计算机功能的一或多个处理器“核心”：从存储器检索可执行指令、对从存储器检索的数字数据执行算术和逻辑运算、和存储那些运算的结果。其它数字、模拟、混合信号或甚至RF功能也可集成到SoC中来获取并输出由处理器核心处理的数据。在任何状况下，考虑到大量数字数据常常涉及执行这些现代装置的复杂功能，在这些SoC装置中现通常实施相当大的固态存储器容量。为了优化性能，存储器资源通常分布在整个典型的现代SoC装置中。这些存储器资源可包含易失性存储器和非易失性存储器两者。此分布式存储器架构致使存储器资源物理上且电气地(或逻辑地)接近于将存取存储器架构的处理功能，但可物理上且逻辑地远离同一类型的其它类似存储器。举例来说，展开本地存储器资源将最小化系统总线上的业务，这会降低总线争用和不期望时延的可能性，并还减少存取时间并降低存储器管理开销。在整个现代大规模SoC装置中实施的存储器阵列的数目可以是相当大的，在一些状况下数目达到数百个。在制造时，对集成电路的功能性和性能的完全测试是重要的，这尤其是因为存储器资源会占据典型现代SoC的相当大的芯片面积。常规存储器测试算法会是相当耗时的，涉及数量级O(nx)的测试样式的存储器测试算法尤其如此，其中x大于一，且因而可通过存储器测试控制所涉及测试时间和测试成本。在整个典型SoC装置中分布嵌入式存储器资源进一步使存储器测试的任务复杂，这是因为许多存储器阵列不可由外部自动化测试设备直接存取但又仍必须经受测试。SoC装置通常包含在加电或重设之后即刻为装置执行自测试操作的内部测试电路系统(“内置自测试(built-inself-test)”或“BIST”电路系统)。BIST还可涉及在制造时以及在加电时测试存储器。常规BIST存储器测试技术可包含在SoC中放置固线式逻辑，来实施在电路设计时开发的存储器测试算法。但是，在所述过程的早期阶段，确定待执行的特定测试可能并不可行。另一常规BIST方法是使用SoC自身的中央处理单元以执行存储器测试。但此方法可能是受限制的，这是因为装置中的并非所有嵌入式存储器阵列可对CPU可见，并因此不可由CPU测试。用于提供对嵌入式存储器的外部存取的直接存储器存取(directmemoryaccess，DMA)技术也已知，但通常不能够按其完全操作速度存取存储器。由于这些限制，已开发出可编程BIST(“programmableBIST，pBIST”)技术来在SoC情境中测试嵌入式存储器。彼此一起共同转让且以引用的方式并入本文中的第7,324,392号美国专利和第US2014/0164856号美国专利申请公开描述了用于测试例如SoC装置等大规模集成电路中的嵌入式存储器的这些pBIST技术的实例。根据这些方法，pBIST电路系统包含通用测试控制器，通用测试控制器由一组指令编程以产生用于装置的各种内部和嵌入式功能的测试条件，并接收并记录那些功能对那些测试条件的响应。在存储器测试情境中，这些操作包含将期望数据样式写入到嵌入式存储器，并接着对存储器进行寻址以检索并比较所存储数据与预期数据。通常，在存储器测试期间在其上方传达数据的BIST数据路径是与有助于在SoC的正常操作中存取嵌入式存储器的数据路径分离且非相依的数据路径。由于用于测试SoC装置的存储器容量的高测试时间和测试成本，如上文所论述，已开发出用于嵌入式存储器的并行测试的BIST技术，使得同时测试多个存储器阵列。根据一个常规方法，此并行测试由同时执行相关联嵌入式存储器的测试的多个BIST控制器实施。供应多个BIST控制器会使对于BIST测试逻辑和数据路径所需的芯片面积倍增，从而迫使在芯片面积与测试时间之间作出取舍。描述于例如上文并入的第7,324,392号美国专利中的常规pBIST架构包含BIST控制器，BIST控制器由类似存储器类型(例如单端口、双端口)的多个存储器共享。共享BIST控制器产生待写入到存储器的测试样式，并还在被读取时从存储器产生期望响应。每个存储器具有本地比较器，本地比较器比较在测试期间从其存储器读取的数据与来自共享BIST控制器的预期数据，并将结果转发到共享BIST控制器。为了使来自共享BIST控制器的预期数据与从并行嵌入式存储器读取的数据对准，此常规布置包含本地响应延迟产生器和本地比较器，本地响应延迟产生器对准预期数据以考虑那个特定存储器的存取时延，本地比较器比较延迟预期数据与从那个特定存储器读取的数据并相应地产生通过/失败签名。图1说明常规SoC中的BIST存储器测试数据路径的架构的实例，其中共享的BIST控制器10支持对存储器15的并行测试，其方式例如描述于上文并入的第7,324,392号美国专利中。此测试数据路径分离于且独立于有助于在正常操作中存取存储器15的数据路径，为清楚起见在图1中未展示此测试数据路径。如本实例中所展示，结合专用于每个存储器15的本地响应延迟产生器14的个例，BIST控制器10通过一或多个管线延迟级12与那个嵌入式存储器15通信。BIST控制器10可以是SoC内的多个此类BIST控制器中的一个。在例如本实例等架构中，考虑到给定BIST控制器10产生待应用于其相关联存储器15的特定测试数据样式，BIST控制器10通常与属于共同类型(例如单端口、双端口)的存储器15相关联；因而，如果SoC包含多种存储器类型，那么可存在多个BIST控制器10和相关联数据路径。在通过管线延迟级12之后，由BIST控制器10产生的数据样式直接应用于存储器15，但这些数据并未由本地响应延迟产生器14延迟。在此布置中，管线延迟12和每个本地响应延迟产生器14在将其应用于与那个本地响应延迟产生器14相关联的本地比较器16的个例之前使从BIST控制器10传达的预期数据响应延迟。本地比较器16比较那个延迟预期数据响应与在存储器测试期间从其相关联存储器15读取的数据，并基于那个比较的结果而产生通过/失败签名。在此实例中，由比较器16产生的通过/失败签名例如通过并行测试数据比较器17功能被传达回到BIST控制器10，并行测试数据比较器17功能用于被并行地测试的那些存储器15产生总体通过/失败签名。在此常规架构中，管线延迟12的个例可由彼此大体上接近的嵌入式存储器15共享。举例来说，管线延迟120由图1中展示的所有嵌入式存储器15共享，而管线延迟121由群组181中的彼此大体上接近的嵌入式存储器15共享，且管线122由群组182中的彼此大体上接近的嵌入式存储器15共享。管线延迟12中的每一个基本上操作为用于由BIST控制器10传达的数据的一或多个时控缓冲器级，使得在管线延迟12的个例的输入处应用的数据字将在x个时钟周期的延迟之后在其输出处出现，其中x是那个管线延迟12中的缓冲器级的数本文档来自技高网...

【技术保护点】
一种用于执行集成电路中的多个存储器的并行测试的电路系统，其包括：第一控制器，其用于产生待应用于一或多个群组所述多个存储器的测试数据样式；第一群组本地比较器，所述第一群组本地比较器中的每个本地比较器与第一群组所述多个存储器中的相应一个相关联，所述第一群组所述多个存储器包含至少两个存储器；以及第一共享本地延迟响应产生器，其被耦合成从所述第一控制器接收所述测试数据样式且耦合到所述第一群组本地比较器中的每一个，以在第一选定延迟之后将对应于所述测试数据样式的预期数据响应同时应用于所述第一群组本地比较器。

【技术特征摘要】
【国外来华专利技术】2015.10.30 IN 5871/CHE/2015;2016.03.10 US 15/066,91.一种用于执行集成电路中的多个存储器的并行测试的电路系统，其包括：第一控制器，其用于产生待应用于一或多个群组所述多个存储器的测试数据样式；第一群组本地比较器，所述第一群组本地比较器中的每个本地比较器与第一群组所述多个存储器中的相应一个相关联，所述第一群组所述多个存储器包含至少两个存储器；以及第一共享本地延迟响应产生器，其被耦合成从所述第一控制器接收所述测试数据样式且耦合到所述第一群组本地比较器中的每一个，以在第一选定延迟之后将对应于所述测试数据样式的预期数据响应同时应用于所述第一群组本地比较器。2.根据权利要求1所述的电路系统，其进一步包括：一或多个管线延迟级，其耦合到所述第一控制器的输出，以在一或多个延迟周期之后将所述测试数据样式从所述第一控制器转发到所述第一群组存储器和所述第一共享本地延迟响应产生器。3.根据权利要求2所述的电路系统，其进一步包括：第二群组本地比较器，所述第二群组本地比较器中的每个本地比较器与第二群组所述多个存储器中的相应一个相关联；以及第二共享本地延迟响应产生器，其被耦合成从所述管线延迟级中的一或多个接收所述测试数据样式且耦合到所述第二群组本地比较器中的每一个，以在第二选定延迟之后将对应于所述测试数据样式的预期数据响应同时转发到所述第二群组本地比较器；其中所述管线延迟级中的至少一个是用于在一或多个延迟周期之后将所述测试数据样式从所述第一控制器转发到所述第二群组存储器和所述第二共享本地延迟响应产生器。4.根据权利要求3所述的电路系统，其进一步包括：至少一个额外管线延迟级，其耦合于所述第一控制器与所述第二群组存储器和所述第二共享本地延迟响应产生器之间。5.根据权利要求3所述的电路系统，其中：所述第一控制器针对第一存储器类型的存储器产生所述测试数据样式；且所述第一群组存储器和所述第二群组存储器中的存储器中的每一个属于所述第一存储器类型。6.根据权利要求1所述的电路系统，其中所述第一共享本地延迟响应产生器包括串联耦合的一或多个延迟级。7.根据权利要求6所述的电路系统，其中所述延迟级中的每一个包括时控缓冲器。8.根据权利要求1所述的电路系统，其中：由所述第一控制器产生的所述测试数据样式具有选定数据字宽度；且所述选定数据字宽度对应于所述第一群组所述多个存储器中的存储器的最宽数据字宽度。9.根据权利要求1所述的电路系统，其进一步包括：第二控制器，其用于产生待应用于一或多个群组所述多个存储器的测试数据样式；第二群组本地比较器，所述第二群组本地比较器中的每个本地比较器与第二群组所述多个存储器中的相应一个相关联；以及第二共享本地延迟响应产生器，其被耦合成从所述第二控制器接收所述测试数据样式且耦合到所述第二群组本地比较器中的每一个，以在第二选定延迟之...

【专利技术属性】
技术研发人员：R·梅赫罗特拉，N·纳雷什，P·纳拉亚南，V·萨卡尔，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国,US