一种同步串口总线接收端抗干扰设计方法技术

本发明专利技术公开了一种同步串口总线接收端抗干扰设计方法，在总线拓扑结构不规范、同步串口总线时钟速度较低的情况下，不改变标准硬件接收电路，在FPGA芯片内对同步串口信号采用使能控制、统一时钟、时分采样和三模判决进行处理，提高了信号接收的正确性和可靠性；对外围的RS422/RS485标准同步串口总线拓扑结构约束宽松，总线上的每一条分支长度没有严格限制；本发明专利技术抗脉冲干扰能力强，可以滤除总线上的偶发毛刺。

A design method of anti-interference for receiver of synchronous serial bus

The invention discloses a synchronous serial bus receiver anti-jamming design method in bus topology is not standardized, synchronous serial bus clock speed is low, does not change the standard hardware receiver circuit in FPGA chip enable control, unified clock, time sampling and the third mock exam sentence into the synchronous serial signal It improves the correctness and reliability of the signal reception; the peripheral RS422/RS485 standard synchronous serial bus topology is constrained loosely, and the length of each branch on the bus is not strictly limited; the invention has strong anti pulse interference ability and can filter the occasional burr on the bus.

【技术实现步骤摘要】
一种同步串口总线接收端抗干扰设计方法
本专利技术涉及一种同步串口总线接收端抗干扰设计方法，属于总线接收处理

技术介绍
RS422/485标准是美国电子工业协会(EIA)在20世纪70年代末推出的数字通讯电气标准。该标准采用平衡驱动差分接收电路，具有抗共模干扰能力强、驱动能力强、传输距离远、支持总线传输、信号容差性好等诸多优点，目前被广泛应用在多种工控数据通信场合。目前，解决RS422/RS485接口总线上传输信号边沿单调性翻转问题和偶发毛刺干扰问题的方法有以下几种：①在RS422/RS485标准接口总线的接收/发送端，增加专用隔离芯片，用以滤除总线上的干扰，保证传输信号的正确接收；②在硬件上，设计合理的总线拓扑结构和接口电路，选用适当的接口芯片，尽量保证RS422/RS485接口总线上首末端阻抗匹配，并且分支尽量短，从而保证传输信号在总线上的传输质量；③在软件上，采用合适的传输策略和编码方式，如添加CRC校验信息、奇偶校验等，使得传输信号在传输过程中由于信号完好性差和干扰而在接收端引起的误码可以通过软件进行纠正。一般情况下，对于RS422/RS485传输总线,典型的总线拓扑连接方式为链式结构，总线上的每一条分支都有长度限制，这样可以保证总线上传输信号的信号完整性。但在某些特定的应用场合，如对空间布局、布线要求苛刻的卫星有效载荷舱内，由于受多个接收端/发送端的物理位置、总线线束的要求所限，无法使用传统的链式拓扑结构，总线上各支线的长度不能满足阻抗匹配的要求，地线数量较少，导致总线上的传输信号边沿有畸变，且传输信号上可能叠加有毛刺干扰。
技术实现思路
本专利技术解决的技术问题是：为了克服现有技术不足，提供一种同步串口总线接收端抗干扰设计方法，以提高信号接收的正确性和可靠性。本专利技术的技术解决方案是：一种同步串口总线接收端抗干扰设计方法，如图7所示，具体步骤如下：(1)将原始的同步串口总线的同步时钟、同步使能、同步数据的输入信号经转换输入给FPGA芯片，设定FPGA输入参考时钟fclk频率至少为同步串口总线同步时钟频率的1000倍；(2)在FPGA芯片内部，对输入参考时钟fclk进行分频，形成脉冲信号，将该信号作为使能信号EN，该使能信号频率至少为同步串口总线同步时钟频率的100倍、最大为fclk频率；(3)当使能信号EN有效时，用fclk时钟信号边沿检测同步串口总线同步时钟信号采样值是否由低变高，变高后，在使能信号EN有效情况下，用fclk时钟信号边沿连续2次检测同步串口总线的同步时钟信号是否维持为高，对三次采样值进行一致性表决，若三次采样值中至少2次采样值一致且为高，从而得到同步串口总线同步时钟信号上升沿；(4)在判断上升沿到来的情况下，当使能信号EN有效时，用fclk时钟信号边沿检测同步串口总线同步时钟信号采样值是否由高变低，变低后，在使能信号EN有效情况下，用fclk时钟信号边沿连续2次检测同步串口总线的同步时钟信号是否维持为低，对三次采样值进行一致性表决，若三次采样值中至少2次采样值一致且为低，从而得到同步串口总线同步时钟信号下降沿；(5)当判断同步时钟下降沿到来后，在使能信号EN有效的情况下，用fclk时钟信号边沿连续采样三次同步总线的同步使能信号，并进行一致性判决，若三次采样值中至少2次采样值一致且为有效，则表示同步总线的同步使能信号有效；(6)在判断同步总线的同步使能信号有效的情况下，同时在使能信号EN有效的情况下，用fclk时钟信号边沿连续采样三次同步总线的同步数据信号，并进行一致性判决，若三次采样值中至少2次采样值一致，则表示该采样值为原始的同步串口总线的同步时钟、同步使能、同步数据的输入信号。步骤3-5中，若三次采样值中达不到至少2次采样值一致且为设定值，则将下一刻值作为当前值，继续更新，直至至少2次采样值一致且为设定值为止。步骤6中，若三次采样值中达不到至少2次采样值一致，则将下一刻值作为当前值，继续更新，直至至少2次采样值一致为止。步骤3-6中，三次采样值均一致。步骤2中，对输入参考时钟fclk进行分频后，形成宽度为一个fclk时钟宽度、频率至少100倍同步串口总线同步时钟频率、最大为fclk频率的脉冲信号。本专利技术与现有技术相比的有益效果是：(1)本专利技术在总线拓扑结构不规范、同步串口总线时钟速度较低的情况下，不改变标准硬件接收电路，在FPGA芯片内对同步串口信号采用使能控制、统一时钟、时分采样和三模判决进行处理，提高了信号接收的正确性和可靠性；(2)本专利技术对外围的RS422/RS485标准同步串口总线拓扑结构约束宽松，总线上的每一条分支长度没有严格限制；(3)本专利技术抗脉冲干扰能力强，可以滤除总线上的偶发毛刺。附图说明图1为本专利技术RS422/RS485接口电路简图；图2为本专利技术RS422/RS485同步信号内部逻辑处理简图；图3为本专利技术fclk与EN信号时序关系简图；图4为本专利技术EN、fclk与rs_clk信号上升沿时序关系简图；图5为本专利技术EN、fclk与rs_clk信号下降沿时序关系简图；图6为本专利技术EN、fclk、rs_clk下降沿与rs_en信号时序关系简图；图7为本专利技术同步串口总线接收判决流程图。具体实施方式下面结合附图对本专利技术做进一步描述。一种同步串口总线接收端抗干扰设计方法，具体步骤如下：(1)将原始的同步串口总线的同步时钟、同步使能、同步数据的输入信号经转换输入给FPGA芯片，设定FPGA输入参考时钟fclk频率至少为同步串口总线同步时钟频率的1000倍；(2)在FPGA芯片内部，对输入参考时钟fclk进行分频，形成脉冲信号，将该信号作为使能信号EN；(3)当使能信号EN有效时，用fclk时钟信号边沿检测同步串口总线同步时钟信号采样值是否由低变高，变高后，在使能信号EN有效情况下，用fclk时钟信号边沿连续2次检测同步串口总线的同步时钟信号是否维持为高，对三次采样值进行一致性表决，若三次采样值中至少2次采样值一致且为高，从而得到同步串口总线同步时钟信号上升沿；(4)在判断上升沿到来的情况下，当使能信号EN有效时，用fclk时钟信号边沿检测同步串口总线同步时钟信号采样值是否由高变低，变低后，在使能信号EN有效情况下，用fclk时钟信号边沿连续2次检测同步串口总线的同步时钟信号是否维持为低，对三次采样值进行一致性表决，若三次采样值中至少2次采样值一致且为低，从而得到同步串口总线同步时钟信号下降沿；(5)当判断同步时钟下降沿到来后，在使能信号EN有效的情况下，用fclk时钟信号边沿连续采样三次同步总线的同步使能信号，并进行一致性判决，若三次采样值中至少2次采样值一致且为有效，则表示同步总线的同步使能信号有效；(6)在判断同步总线的同步使能信号有效的情况下，同时在使能信号EN有效的情况下，用fclk时钟信号边沿连续采样三次同步总线的同步数据信号，并进行一致性判决，若三次采样值中至少2次采样值一致，则表示该采样值为原始的同步串口总线的同步时钟、同步使能、同步数据的输入信号。步骤3-5中，若三次采样值中达不到至少2次采样值一致且为设定值，则将下一刻值作为当前值，继续更新，直至至少2次采样值一致且为设定值为止。步骤6中，若三次采样值中达不到至少2次采样值一致，则将下一刻值本文档来自技高网...

【技术保护点】
一种同步串口总线接收端抗干扰设计方法，其特征在于，具体步骤如下：(1)将原始的同步串口总线的同步时钟、同步使能、同步数据的输入信号经转换输入给FPGA芯片，设定FPGA输入参考时钟fclk频率至少为同步串口总线同步时钟频率的1000倍；(2)在FPGA芯片内部，对输入参考时钟fclk进行分频，形成脉冲信号，将该信号作为使能信号EN；(3)当使能信号EN有效时，用fclk时钟信号边沿检测同步串口总线同步时钟信号采样值是否由低变高，变高后，在使能信号EN有效情况下，用fclk时钟信号边沿连续2次检测同步串口总线的同步时钟信号是否维持为高，对三次采样值进行一致性表决，若三次采样值中至少2次采样值一致且为高，从而得到同步串口总线同步时钟信号上升沿；(4)在判断上升沿到来的情况下，当使能信号EN有效时，用fclk时钟信号边沿检测同步串口总线同步时钟信号采样值是否由高变低，变低后，在使能信号EN有效情况下，用fclk时钟信号边沿连续2次检测同步串口总线的同步时钟信号是否维持为低，对三次采样值进行一致性表决，若三次采样值中至少2次采样值一致且为低，从而得到同步串口总线同步时钟信号下降沿；(5)当判断同步时钟下降沿到来后，在使能信号EN有效的情况下，用fclk时钟信号边沿连续采样三次同步总线的同步使能信号，并进行一致性判决，若三次采样值中至少2次采样值一致且为有效，则表示同步总线的同步使能信号有效；(6)在判断同步总线的同步使能信号有效的情况下，同时在使能信号EN有效的情况下，用fclk时钟信号边沿连续采样三次同步总线的同步数据信号，并进行一致性判决，若三次采样值中至少2次采样值一致，则表示该采样值为原始的同步串口总线的同步时钟、同步使能、同步数据的输入信号。...

【技术特征摘要】
1.一种同步串口总线接收端抗干扰设计方法，其特征在于，具体步骤如下：(1)将原始的同步串口总线的同步时钟、同步使能、同步数据的输入信号经转换输入给FPGA芯片，设定FPGA输入参考时钟fclk频率至少为同步串口总线同步时钟频率的1000倍；(2)在FPGA芯片内部，对输入参考时钟fclk进行分频，形成脉冲信号，将该信号作为使能信号EN；(3)当使能信号EN有效时，用fclk时钟信号边沿检测同步串口总线同步时钟信号采样值是否由低变高，变高后，在使能信号EN有效情况下，用fclk时钟信号边沿连续2次检测同步串口总线的同步时钟信号是否维持为高，对三次采样值进行一致性表决，若三次采样值中至少2次采样值一致且为高，从而得到同步串口总线同步时钟信号上升沿；(4)在判断上升沿到来的情况下，当使能信号EN有效时，用fclk时钟信号边沿检测同步串口总线同步时钟信号采样值是否由高变低，变低后，在使能信号EN有效情况下，用fclk时钟信号边沿连续2次检测同步串口总线的同步时钟信号是否维持为低，对三次采样值进行一致性表决，若三次采样值中至少2次采样值一致且为低，从而得到同步串口总线同步时钟信号下降沿；(5)当判断同步时钟下降沿到来后，在使能信号EN有效的情况下，用fclk时钟信号边沿连续采样三次同步总线的同步使能信号，并进行一致性判决，若三次采样值中至少2次采...

【专利技术属性】
技术研发人员：邢炜，张攀，刘洋，王延光，李阳，王登峰，
申请(专利权)人：西安空间无线电技术研究所，
类型：发明
国别省市：陕西,61