具有确定的时间窗口的存储器装置制造方法及图纸

一种存储器装置包括：存储器阵列，包括用以存储数据位的至少一个位单元；跟踪电路，耦合至所述存储器阵列，并用以响应于时钟信号的第一时序边沿来提供使能信号，其中所述使能信号模仿在所述存储器阵列中传播的电信号路径；以及控制逻辑电路，包括耦合至所述跟踪电路的时序控制引擎，其中所述时序控制引擎用以在所述时钟信号的第二时序边沿与所述使能信号的第三时序边沿之间选择较快的时序边沿来终止所述位单元的正在进行的操作。

【技术实现步骤摘要】
具有确定的时间窗口的存储器装置[相关申请的交叉参考]本申请主张于2016年11月30日提出申请的美国临时专利申请第62/428,393号的优先权，所述申请全文并入本文供参考。
本专利文件中阐述的技术大体上涉及存储器装置，且更具体来说涉及一种具有确定的时间窗口的存储器装置。
技术介绍
静态随机存取存储器(staticrandomaccessmemory，SRAM)装置是一种使用不需要进行刷新的双稳电路(bistablecircuitry)来存储数据位的类型的易失性(volatile)半导体存储器。静态随机存取存储器装置通常包括一或多个存储器阵列，其中每一阵列包括多个静态随机存取存储器单元。静态随机存取存储器单元通常被称为位单元，这是因为静态随机存取存储器单元存储由两个交叉耦合的反相器的逻辑状态代表的信息中的一位。每一存储器阵列包括以行及列的形式排列的多个位单元。存储器阵列中的每一位单元通常包括与电源电压的连接及与参考电压的连接。位线(bitline)上的逻辑信号控制自位单元进行的读取及向位单元进行的写入，其中字线(wordline)控制位线与原本浮动的反相器的连接。字线可沿存储器阵列的行而耦合至多个位单元，其中向不同的行提供不同的字线。
技术实现思路
本专利技术实施例公开一种存储器装置。所述存储器装置包括：存储器阵列，包括用以存储数据位的至少一个位单元；跟踪电路，耦合至所述存储器阵列，并用以响应于时钟信号的第一时序边沿来提供使能信号，其中所述使能信号模仿在所述存储器阵列中传播的电信号路径；以及控制逻辑电路，包括耦合至所述跟踪电路的时序控制引擎，其中所述时序控制引擎用以在所述时钟信号的第二时序边沿与所述使能信号的第三时序边沿之间选择较快的时序边沿来终止所述位单元的正在进行的操作。附图说明结合附图阅读以下详细说明，会最好地理解本专利技术实施例的各个方面。应注意，各种特征未必按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。图1说明根据某些实施例的包括与存储器阵列耦合的时序控制引擎的存储器装置的示例性方块图。图2A说明根据某些实施例的图1所示存储器装置的存储器位单元的实施例的示例性电路图。图2B说明根据某些实施例的图1所示存储器装置的跟踪电路的实施例的示意性示意图。图3A说明用于根据某些实施例的操作图1所示存储器装置的多个信号的一组示例性波形。图3B说明用于根据某些实施例的操作图1所示存储器装置的多个信号的另一组示例性波形。图4说明用于根据各种实施例的操作图1所示存储器装置的方法的流程图。附图标号说明100：存储器装置；101：全局时钟信号/时钟信号/快速时钟信号；101F：时钟信号的下降边沿/下降边沿；101R：时钟信号的上升边沿/上升边沿；102：存储器阵列；102-1、102-2、102-3、102-4、102-5、102-6、102-7、102-8、102-9：位/位单元；103：置位信号/信号；103F：置位信号的下降边沿/下降边沿；103R：置位信号的上升边沿/控制信号的上升边沿；104：字线驱动器；105：使能信号；105F：使能信号的下降边沿/下降边沿；106：输入/输出电路；106A、106B、106C：感测放大器；108：跟踪电路；110：控制逻辑电路；112：时序控制引擎；201：第一电压参考；203：第二电压参考；205、207、209、211：节点；250：跟踪单元；251：跟踪位线；251’：电压信号；253：跟踪字线；254：跟踪控制逻辑电路；400：方法；402、404、406、408、410：操作；a、b、c：行；A、B、C：列；BBL_A：位条线；BL_A：列A的相应的位线/位线；BL_B：列B的相应的位线/位线；BL_C：列C的相应的位线/位线；TW1、TW2：时间窗口；M1、M2、M3、M4：晶体管；M5、M6：晶体管/存取晶体管；WL_a、WL_b、WL_c：字线。具体实施方式以下公开内容阐述用于实作所述主题的不同特征的各种示例性实施例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，应理解，当称一元件“连接至(connectedto)”或“耦合至(coupledto)”另一元件时，所述元件可直接连接至或直接耦合至其他元件，抑或可存在一或多个中间元件。一般来说，当对位单元进行存取时(例如，在读取/写入操作期间)，提供字线脉冲信号来对位单元的对应的字线进行置位(assert)。通过对对应的字线进行置位，可在字线脉冲信号保持为高逻辑状态时的持续时间期间对位单元实行读取操作或写入操作。传统上，字线脉冲信号的持续时间由向整个静态随机存取存储器装置提供的全局时钟信号支配。由此，用于实行操作的时间窗口纯粹是由全局时钟信号的速度(即，频率)决定。尽管字线脉冲信号的足够长的持续时间(例如，字线脉冲信号的延长的下降边沿(edge))可确保实行合适的操作，然而可能会引起额外的且不必要的功耗，此会不利地影响整个静态随机存取存储器装置。为解决这一问题，使用耦合至或整合至静态随机存取存储器装置的一或多种传统的跟踪电路来模仿静态随机存取存储器装置中的用于实行相应的操作的信号路径，从而通过提供时序跟踪信号来决定字线脉冲信号的下降边沿应在何时出现。尽管这种跟踪电路会提供相对准确的用于实行操作的时间窗口，然而，跟踪时序信号一般会包括相当大的(时间)余量以将变化条件(例如，工艺-电压-温度隅角(Process-Voltage-Temperaturecorners))的最差情形考虑在内。跟踪时序信号可固有地慢于全局时钟信号。由此，即便提供了快速全局时钟信号，传统的跟踪电路仍无法发挥这种优点。因此，传统的静态随机存取存储器装置并不完全令人满意。本揭露提供包括时序控制引擎的存储器装置架构的各种实施例，所述时序控制引擎用以提供用于对存储器阵列的位单元实行操作(例如，写入操作或读取操作)的准确时间窗口。更具体来说，包含于与存储器阵列耦合的控制逻辑电路中的时序控制引擎对全局时钟信号与模拟使能信号进行比较来确定所述时间窗口。在某些实施例中，当向整个存储器装置提供快速全局时钟信号时，时序控制引擎可使用上升边沿并选择快速全局时钟信号的下降边沿来提供所述时间窗口。另一方面，当提供慢速全局时钟信号时，时序控制引擎可仍使用慢速全局时钟信号的上升边沿、但选择模拟使能信号的下降边沿来提供时间窗口，而非等待慢速全局时钟信号的下降边沿的到来。由此，可有利地避免通常在传统静态随机存取存储器装置中出现的上述问题(例如，不必要的功耗、使用快速全局时钟信号时引起的故障等)。图1说明根据各种实施例的存储器装置100的示例性方块图。如图中所示，存储器装置100包括存储器阵列102、字线(wordline，WL)驱动器104、输入/输出(input/output，I/O)电路106、跟踪电路108、及包括时序控制引擎112的控制逻辑电路110。在某些实施例中，存储器阵列102包括排列成列-行构型的多个位单元(例如，102-1、102-2、102-3、102-4、102-5、102-6、102-7、102-8、102-9等)；字线驱动器104经由一或多条字线(例如，WL_a、WL_b、W本文档来自技高网...

【技术保护点】
一种存储器装置，其特征在于，包括：存储器阵列，包括用以存储数据位的至少一个位单元；跟踪电路，耦合至所述存储器阵列，并用以响应于时钟信号的第一时序边沿来提供使能信号，其中所述使能信号模仿在所述存储器阵列中传播的电信号路径；以及控制逻辑电路，包括耦合至所述跟踪电路的时序控制引擎，其中所述时序控制引擎用以在所述时钟信号的第二时序边沿与所述使能信号的第三时序边沿之间选择较快的时序边沿来终止所述位单元的正在进行的操作。

【技术特征摘要】
2016.11.30 US 62/428,393;2017.02.09 US 15/429,0911.一种存储器装置，其特征在于，包括：存储器阵列，包括用以存储数据位的至少一个位单元；跟踪电路，耦合至所述存储...

【专利技术属性】
技术研发人员：许国原，林松杰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71