集成电路转接板制造技术

本发明专利技术涉及一种集成电路转接板，包括：硅基衬底101、第一TSV孔102、第二TSV孔103、第一隔离沟槽104、第二隔离沟槽105、第三隔离沟槽106、第一二极管107、第二二极管108、插塞109、金属互连线110、凸点111及隔离层112；所述第一TSV孔102、所述第一隔离沟槽104、所述第一二极管107、所述第二隔离沟槽105、所述第二TSV孔103、所述第三隔离沟槽106及所述第二二极管108沿横向依次间隔地设置于所述硅基衬底101中。本发明专利技术提供的集成电路转接板，增强了层叠封装芯片的抗静电能力。

【技术实现步骤摘要】
集成电路转接板
本专利技术涉及半导体器件设计及制造领域，特别涉及一种集成电路转接板。
技术介绍
目前为止集成电路的特征尺寸已经低至7nm，在单个芯片上集成的晶体管数量已经到达百亿级别，伴随百亿级别的晶体管数量的要求，片上资源和互连线长度问题成为现今集成电路领域发展的瓶颈，3D集成电路被认为是未来集成电路的发展方向，它原有电路的基础上，在Z轴上层叠，以求在最小的面积上集成更多的功能，这种方法克服了原有集成度的限制，采用新兴技术硅片通孔(ThroughSiliconVias，简称TSV)，大幅度的提高了集成电路的性能，降低线上延迟，减小芯片功耗。在半导体行业里面，随着集成电路集成度的提高以及器件特征尺寸的减小，集成电路中静电放电引起的潜在性损坏已经变得越来越明显。据有关报道，集成电路领域的故障中有近35％的故障是由静电释放(Electro-Staticdischarge，简称ESD)所引发的，因此芯片内部都设计有ESD保护结构来提高器件的可靠性。然而不同芯片的的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力，因此如何提高基于TSV工艺的3D集成电路的抗静电能力成为半导体行业亟待解决的问题。
技术实现思路
为解决现有技术存在的技术缺陷和不足，本专利技术提出一种适用于集成电路抗静电的转接板。本专利技术的一个实施例提供了一种集成电路转接板，包括：硅基衬底101、第一TSV孔102、第二TSV孔103、第一隔离沟槽104、第二隔离沟槽105、第三隔离沟槽106、第一二极管107、第二二极管108、插塞109、金属互连线110、凸点111及隔离层112；所述第一TSV孔102、所述第一隔离沟槽104、所述第一二极管107、所述第二隔离沟槽105、所述第二TSV孔103、所述第三隔离沟槽106及所述第二二极管108沿横向依次间隔地设置于所述硅基衬底101中；所述第一TSV孔102、所述第二TSV孔103、所述第一隔离沟槽104、所述第二隔离沟槽105及所述第三隔离沟槽106均沿纵向贯穿所述硅基衬底101；其中，所述第一TSV孔102与所述第二TSV孔103中填充多晶硅，所述第一隔离沟槽104、所述第二隔离沟槽105及所述第三隔离沟槽106中填充二氧化硅；所述第一二极管107与所述第二二极管108的阳极设置于所述硅基衬底101上部，阴极设置于与所述硅基衬底101下部；所述隔离层112设置于所述硅基衬底101上下表面；所述插塞109设置于所述隔离层112中并分别位于所述多晶硅、所述第一二极管107及所述第二二极管108上下表面；所述金属互连线110设置于所述隔离层112中并经所述插塞109使所述第一TSV孔102、所述第一二极管107、所述第二TSV孔103及所述第二二极管108串行连接；所述凸点111设置于所述隔离层112中并经所述插塞109分别与所述第一TSV孔102的下端、所述第二TSV孔103的下端、所述第一二极管107的阴极及所述第二二极管108的阴极相连接。在本专利技术的一个实施例中，所述硅基衬底101的晶向为100或者110或者111，掺杂浓度为1014～1017cm-3，厚度为450～550μm。在本专利技术的一个实施例中，所述多晶硅的掺杂杂质为磷，掺杂浓度为2×1021cm-3。在本专利技术的一个实施例中，所述第一二极管107与所述第二二极管108的阳极掺杂杂质为硼，掺杂浓度优选5×1018cm-3。在本专利技术的一个实施例中，所述第一二极管107与所述第二二极管108的阴极掺杂杂质为磷，掺杂浓度优选5×1018cm-3。在本专利技术的另一个实施例中，所述插塞109为钨。在本专利技术的一个实施例中，所述金属互连线110为铜。在本专利技术的一个实施例中，所述凸点111为铜。在本专利技术的一个实施例中，所述隔离层112为二氧化硅。与现有技术相比，本专利技术至少具有以下有益效果：1、本专利技术提供的集成电路转接板，通过在TSV转接板上加工ESD防护器件——二极管，增强了层叠封装芯片的抗静电能力；2、上述二极管周围采用上下贯通的隔离沟槽，具有较小的漏电流和寄生电容；3、由于本专利技术所提出的工艺方法均可在现有的TSV工艺平台中实现，因此可以在不用追加任何资金和设备投入的情况下，增加TSV转接板的抗静电能力。附图说明下面将结合附图，对本专利技术的具体实施方式进行详细的说明。图1为本专利技术实施例提供的一种集成电路转接板的结构示意图；图2a-图2i为本专利技术实施例提供的一种集成电路转接板的制备方法示意图。具体实施方式下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。实施例一请参见图1，图1为本专利技术实施例提供的一种集成电路转接板的结构示意图，该集成电路转接板100包括：硅基衬底101、第一TSV孔102、第二TSV孔103、第一隔离沟槽104、第二隔离沟槽105、第三隔离沟槽106、第一二极管107、第二二极管108、插塞109、金属互连线110、凸点111及隔离层112；第一TSV孔102、第一隔离沟槽104、第一二极管107、第二隔离沟槽105、第二TSV孔103、第三隔离沟槽106及第二二极管108沿横向依次间隔地设置于硅基衬底101中；第一TSV孔102、第二TSV孔103、第一隔离沟槽104、第二隔离沟槽105及第三隔离沟槽106均沿纵向贯穿硅基衬底101；其中，第一TSV孔102与第二TSV孔103中填充多晶硅，第一隔离沟槽104、第二隔离沟槽105及第三隔离沟槽106中填充二氧化硅；第一二极管107与第二二极管108的阳极设置于硅基衬底101上部，阴极设置于与硅基衬底101下部；隔离层112设置于硅基衬底101上下表面；插塞109设置于隔离层112中并分别位于多晶硅、第一二极管107及第二二极管108上下表面；金属互连线110设置于隔离层112中并经插塞109使第一TSV孔102、第一二极管107、第二TSV孔103及第二二极管108串行连接；凸点111设置于隔离层112中并经插塞109分别与第一TSV孔102的下端、第二TSV孔103的下端、第一二极管107的阴极及第二二极管108的阴极相连接。优选地，硅基衬底101的晶向为100或者110或者111，掺杂浓度为1014～1017cm-3，厚度为450～550μm。优选地，多晶硅的掺杂杂质为磷，掺杂浓度为2×1021cm-3。优选地，第一二极管107与第二二极管108的阳极掺杂杂质为硼，掺杂浓度优选5×1018cm-3。优选地，第一二极管107与第二二极管108的阴极掺杂杂质为磷，掺杂浓度优选5×1018cm-3。优选地，插塞109为钨。优选地，金属互连线110为铜。优选地，凸点111为铜。优选地，隔离层112为二氧化硅。本实施例提供的集成电路转接板，通过在TSV转接板上加工ESD防护器件——二极管(其中，二极管的数量可根据需要设定)，增强了层叠封装芯片的抗静电能力；另外，上述二极管周围采用上下贯通的隔离沟槽，具有较小的漏电流和寄生电容。实施例二请参照图2a-图2i，图2a-图2i为本专利技术实施例提供的一种集成电路转接板的制备方法示意图，该制备方法包括如下步骤：第1步、选取硅基衬底201；硅基衬底201的晶向可以是(100)或者(110)或者(111)本文档来自技高网...

【技术保护点】
一种集成电路转接板(100)，其特征在于，包括：硅基衬底(101)、第一TSV孔(102)、第二TSV孔(103)、第一隔离沟槽(104)、第二隔离沟槽(105)、第三隔离沟槽(106)、第一二极管(107)、第二二极管(108)、插塞(109)、金属互连线(110)、凸点(111)及隔离层(112)；所述第一TSV孔(102)、所述第一隔离沟槽(104)、所述第一二极管(107)、所述第二隔离沟槽(105)、所述第二TSV孔(103)、所述第三隔离沟槽(106)及所述第二二极管(108)沿横向依次间隔地设置于所述硅基衬底(101)中；所述第一TSV孔(102)、所述第二TSV孔(103)、所述第一隔离沟槽(104)、所述第二隔离沟槽(105)及所述第三隔离沟槽(106)均沿纵向贯穿所述硅基衬底(101)；其中，所述第一TSV孔(102)与所述第二TSV孔(103)中填充多晶硅，所述第一隔离沟槽(104)、所述第二隔离沟槽(105)及所述第三隔离沟槽(106)中填充二氧化硅；所述第一二极管(107)与所述第二二极管(108)的阳极设置于所述硅基衬底(101)上部，阴极设置于与所述硅基衬底(101)下部；所述隔离层(112)设置于所述硅基衬底(101)上下表面；所述插塞(109)设置于所述隔离层(112)中并分别位于所述多晶硅、所述第一二极管(107)及所述第二二极管(108)上下表面；所述金属互连线(110)设置于所述隔离层(112)中并经所述插塞(109)使所述第一TSV孔(102)、所述第一二极管(107)、所述第二TSV孔(103)及所述第二二极管(108)串行连接；所述凸点(111)设置于所述隔离层(112)中并经所述插塞(109)分别与所述第一TSV孔(102)的下端、所述第二TSV孔(103)的下端、所述第一二极管(107)的阴极及所述第二二极管(108)的阴极相连接。...

【技术特征摘要】
1.一种集成电路转接板(100)，其特征在于，包括：硅基衬底(101)、第一TSV孔(102)、第二TSV孔(103)、第一隔离沟槽(104)、第二隔离沟槽(105)、第三隔离沟槽(106)、第一二极管(107)、第二二极管(108)、插塞(109)、金属互连线(110)、凸点(111)及隔离层(112)；所述第一TSV孔(102)、所述第一隔离沟槽(104)、所述第一二极管(107)、所述第二隔离沟槽(105)、所述第二TSV孔(103)、所述第三隔离沟槽(106)及所述第二二极管(108)沿横向依次间隔地设置于所述硅基衬底(101)中；所述第一TSV孔(102)、所述第二TSV孔(103)、所述第一隔离沟槽(104)、所述第二隔离沟槽(105)及所述第三隔离沟槽(106)均沿纵向贯穿所述硅基衬底(101)；其中，所述第一TSV孔(102)与所述第二TSV孔(103)中填充多晶硅，所述第一隔离沟槽(104)、所述第二隔离沟槽(105)及所述第三隔离沟槽(106)中填充二氧化硅；所述第一二极管(107)与所述第二二极管(108)的阳极设置于所述硅基衬底(101)上部，阴极设置于与所述硅基衬底(101)下部；所述隔离层(112)设置于所述硅基衬底(101)上下表面；所述插塞(109)设置于所述隔离层(112)中并分别位于所述多晶硅、所述第一二极管(107)及所述第二二极管(108)上下表面；所述金属互连线(110)设置于所述隔离层(112)中并经所...

【专利技术属性】
技术研发人员：冉文方，
申请(专利权)人：西安科锐盛创新科技有限公司，
类型：发明
国别省市：陕西,61