集成电路器件和制作技术制造技术

集成电路器件和制作技术。一种半导体器件制作方法可以包括在相同处理步骤中掺杂集成电路的衬底的第一和第二部分。第一部分对应于半导体器件的掺杂的区域。第二部分对应于过孔接触。该方法还可以包括在掺杂之后形成半导体器件的栅极。

【技术实现步骤摘要】
集成电路器件和制作技术本申请是申请日为2013年12月16日、申请号201310699364.9、专利技术名称为“集成电路器件和制作技术”的申请的分案申请。
本公开内容集成电路器件和集成电路制作技术。本公开内容的一些实施例具体地涉及一种制作finFET的方法。
技术介绍
制造集成电路(IC)的成本与为了制作IC而需要的工艺步骤数目有关。减少为了制作IC而需要的工艺步骤数目可以用多种方式减少制造IC的成本。例如减少工艺步骤数目可以减少制作工艺的持续时间、由此释放昂贵资源，诸如制作设施和设备用于在制作附加IC时使用。作为另一示例，减少工艺步骤数目可以增加制作工艺的产量，由此减少每IC成本。随着半导体特征尺寸已经继续缩减，常规场效应晶体管(FET)已经越来越遭受问题，诸如短沟道效应、高漏电流和高静态功率耗散。已经研究常规平面FET结构的许多备选，这些备选包括非平面finFET。finFET是场效应晶体管，在该场效应晶体管中，晶体管的半导体材料的部分形成鳍式结构。相对于常规平面FET，finFET可以表现减少的短沟道效应、漏电流和/或静态功率耗散。已知在集成电路上制作finFET的方法。例如常规finFET制作工艺可以包括以下步骤：在finFET与其它半导体器件之间形成并且填充沟槽用于浅沟槽隔离；去除半导体衬底的部分以形成鳍；形成用于虚设栅极的侧壁间隔物；形成虚设栅极以将finFET的本体从掺杂物屏蔽；向finFET的源极和漏极区域中注入掺杂物；退火集成电路以激活掺杂物；去除虚设栅极；并且在间隔物之间形成实际finFET栅极，从而栅极与finFET的未掺杂的本体区域对准。在注入掺杂物期间，虚设栅极可以将finFET的本体从掺杂物屏蔽。
技术实现思路
根据一个实施例，提供一种半导体器件制作方法。该方法包括通过在相同处理步骤中掺杂集成电路的绝缘体上硅(SOI)衬底的一些部分在静态随机存取存储器(SRAM)的单元中形成finFET的全耗尽沟道。这些部分中的第一部分对应于finFET的第一掺杂的区域。这些部分中的第二部分对应于finFET的第二掺杂的区域。这些部分中的第三部分对应于过孔接触。该方法还包括在掺杂之后形成finFET的栅极。根据另一实施例，提供一种半导体器件制作方法。该方法包括在相同处理步骤中掺杂集成电路的衬底的第一部分和第二部分。第一部分对应于半导体器件的掺杂的区域。第二部分对应于过孔接触。该方法还包括在掺杂之后形成半导体器件的栅极。根据另一实施例，提供一种包括通过在先前段落中描述的方法制作的半导体器件的集成电路。附图说明为了理解一些实施例，现在将仅通过示例参照附图，在附图中：图1示出根据一些实施例的场效应晶体管(FET)100的框图；图2示出根据一些实施例的平面FET100a的透视图；图3A、图3B和图3C示出根据一些实施例的finFET100b的视图(具体分别为透视图、沿着线B-B的截面图和沿着线A-A的截面图)；图3D示出根据另一实施例的finFET100b的截面图；图3E示出根据另一实施例的finFET100b的截面图；图3F示出根据另一实施例的finFET100b的截面图；图4A和图4B示出根据一些实施例的独立栅极finFET100c的视图(具体分别为透视图和沿着线A-A的截面图)；图4C示出根据一些实施例的分段式鳍finFET100d的透视图；图5A示出根据一些实施例的制作半导体器件的方法的流程图；图5B示出根据一些实施例的掺杂半导体衬底的部分的方法的流程图；图5C示出根据一些实施例的相互隔离半导体器件的掺杂的区域的方法的流程图；图5D示出根据一些实施例的形成半导体器件的栅极的方法的流程图；图6示出根据一些实施例的SRAM单元的示意图；图7示出根据一些实施例的图6的SRAM单元的集成电路布局；图8A-图8C示出根据一些实施例的在已经执行掩模提供子步骤512之后的集成电路700(具体而言，图8A、图8B和图8C分别示出集成电路700的俯视图、集成电路700的沿着线A-A的截面图和集成电路700的沿着线B-B的截面图)；图9A-图9C示出根据一些实施例的在已经执行掩模打开子步骤514和注入/激活子步骤516之后的集成电路700(具体而言，图9A、图9B和图9C分别示出集成电路700的俯视图、集成电路700沿着线A-A的截面图和集成电路700沿着线B-B的截面图)；图10A-图10C示出根据一些实施例的在已经执行掩模打开子步骤522和反掩模子步骤524之后的集成电路700(具体而言，图10A、图10B和图10C分别示出集成电路700的俯视图、集成电路700的沿着线A-A的截面图和集成电路700的沿着线B-B的截面图)；图11A-图11C示出根据一些实施例的在已经执行掩模去除子步骤526和衬底去除子步骤528之后的集成电路700(具体而言，图11A、图11B和图11C分别示出集成电路700的俯视图、集成电路700的沿着线A-A的截面图和集成电路700的沿着线B-B的截面图)；图11D-图11E示出根据一些实施例的在已经提供电介质层812以及栅极材料814和816之后的集成电路700(具体而言，图11D和图11E分别示出集成电路700的沿着线A-A的截面图和集成电路700的沿着线B-B的截面图)；图12A-图12C示出根据一些实施例的在已经掩模对准子步骤534和材料去除子步骤536之后的集成电路700(具体而言，图12A、图12B和图12C分别示出集成电路700的俯视图、集成电路700的沿着线A-A的截面图和集成电路700的沿着线B-B的截面图)；并且图13A-图13C示出根据一些实施例的在形成互连层和通孔之后的集成电路700(具体而言，图13A、图13B和图13C分别示出集成电路700的俯视图、集成电路700的沿着线A-A的截面图和集成电路700的沿着线B-B的截面图)。为了清楚，已经在不同附图中用相同标号标示相同元件，并且另外如在集成电路的表示中常见的那样，各种附图未按比例。为了清楚，仅已经示出并且将讨论对理解描述的实施例有用的那些步骤和元件。具体实施方式常规finFET制作方法可能需要大量制作处理步骤和/或依赖于不可能升级至处理具有更小特征尺寸(例如特征尺寸为65nm或者更小)的节点的制作技术。专利技术人已经认识和理解用于制作finFET的更简单工艺(例如具有更少处理步骤和/或升级至特征尺寸为65nm或者更小的处理步骤的工艺)可以增加制作产率并且减少制作开支。根据一个实施例，一种半导体制作方法可以包括掺杂步骤，在该掺杂步骤中，在集成电路衬底的与finFET的掺杂的区域和过孔接触对应的部分中注入掺杂物。该方法也可以包括在掺杂步骤之后执行的栅极形成步骤，在该栅极形成步骤中形成半导体器件的栅极。在一些实施例中，在其中形成finFET栅极的相同工艺步骤期间，将finFET的栅极耦合到过孔接触的本地互连可以由与finFET栅极相同的材料形成。在一些实施例中，半导体器件制作方法生产的器件可以是SRAM，并且finFET可以是SRAM单元的元件。在一些实施例中，该方法也可以包括在掺杂步骤之后执行的隔离步骤，在该隔离步骤中相互隔离不同finFET的掺杂的区域。在一些实施例中，集成电路的鳍沟道可以是全耗尽的绝缘本文档来自技高网...

【技术保护点】
一种器件，包括：硅衬底；第一半导体鳍，从所述硅衬底的顶表面向外延伸至鳍高度，所述第一半导体鳍包括沟道；源极，从所述硅衬底的顶表面向外延伸至源极高度，所述源极抵接所述第一半导体鳍的第一侧；漏极，从所述硅衬底的顶表面向外延伸至漏极高度，所述漏极抵接所述第一半导体鳍的第二侧；以及栅极结构，围绕所述第一半导体鳍的至少三侧卷包，所述栅极结构的一部分凹陷进所述硅衬底的顶表面，使得所述栅极结构的一部分延伸至所述硅衬底的顶表面的下方。

【技术特征摘要】
2013.04.04 US 13/856,9851.一种器件，包括：硅衬底；第一半导体鳍，从所述硅衬底的顶表面向外延伸至鳍高度，所述第一半导体鳍包括沟道；源极，从所述硅衬底的顶表面向外延伸至源极高度，所述源极抵接所述第一半导体鳍的第一侧；漏极，从所述硅衬底的顶表面向外延伸至漏极高度，所述漏极抵接所述第一半导体鳍的第二侧；以及栅极结构，围绕所述第一半导体鳍的至少三侧卷包，所述栅极结构的一部分凹陷进所述硅衬底的顶表面，使得所述栅极结构的一部分延伸至所述硅衬底的顶表面的下方。2.根据权利要求1所述的器件，其中所述鳍高度、所述源极高度和所述漏极高度大致相等。3.根据权利要求1所述的器件，其中所述第一半导体鳍、所述源极和所述漏极是单个连续层的部分。4.根据权利要求1所述的器件，还包括在相对于所述第一半导体鳍大致平行定向上在所述源极和所述漏极之间延伸的第二半导体鳍，所述第二半导体鳍从所述硅衬底的顶表面向外延伸至第二鳍高度并且包括第二沟道，所述栅极结构围绕所述第二半导体鳍的至少三侧卷包。5.根据权利要求4所述的器件，其中所述源极抵接所述第二半导体鳍的第一侧，并且所述漏极抵接所述第二半导体鳍的第二侧。6.根据权利要求1所述的器件，其中所述栅极结构包括栅极电极和设置在所述栅极电极和所述沟道之间的栅极氧化层。7.根据权利要求1所述的器件，其中所述栅极结构的在所述硅衬底的顶表面下方延伸的部分延伸在所述第一半导体鳍的底表面的一部分下方，并且在所述第一半导体鳍的底表面和所述衬底之间。8.根据权利要求1所述的器件，其中所述栅极结构围绕所述第一半导体鳍的四侧连续地卷包。9.一种集成电路，包括多个器件，所述多个器件中的每个均包括：硅衬底；第一半导体鳍，从所述硅衬底的第一表面延伸；第二半导体鳍，从所述硅衬底的第一表面延伸；源极，从所述硅衬底的第一表面延伸；漏极，从所述硅衬底的第一表面向外延伸至漏极高度；以及栅极结构，围绕所述第一半导体鳍的至少三侧和所述第二半导体鳍的至少三侧卷包，所述栅极结构的一部分凹陷进所述硅衬底的第一表面在所述硅衬底的第一表面的下方，其中在硅衬底中在所述多个器件的相邻器件之间不存在沟槽隔离结构。10.根据权利要求9所述的集成电路，还包括耦合在所述多个器件的至少两个器件之间的金属互连，所述金属互连包括掺杂接触并且与所述栅极结构相同的材料。11.根据权利要求9所述的集成电路，其中所述源极、所述漏极、所述第一半导体鳍和所述第二半导体鳍是单个连续层的部分。12.一种存储器单元，从硅衬底的顶表面向外延伸的第一鳍，所述第一鳍在第一方向上对齐并且包括：第一p型鳍场效应晶体管(FinFET)的源极、沟道和漏极；以及第二p型FinFET的源极和沟道，所述第二p型FinFET共享所述第一p型FinFET的漏极；以及从硅衬底的顶表面向外延伸的第二鳍，所述第二鳍在第二方向上对齐，所述第二方向基本平行于所述第一方向，所述第二鳍包括：第一n型鳍场效应晶体管(FinFET)的源极、沟道和漏极；以及第二n型FinFET的漏极和沟道，所述第二n型FinFET共享所述第一n型FinFET的源极,所述第一和第二n型FinFET和所述第一和第二p型FinFET被布置成形成交叉耦合的反相器，所述第一n型FinFET的栅极结构、所述第二n型FinFET的栅极结构、所述第一p型FinFET的栅极结构、所述第二p型FinFET的栅极结构中的一个或多个凹陷进所述硅衬底的顶表面，所述栅极结构的一部分延伸在所述硅衬底的顶表面的下方。13.根据权利要求12所述的存储器单元，还包括：从所述硅衬底的顶表面向外延伸的第三鳍，所述第三鳍抵接所述第二鳍并且在第三...

【专利技术属性】
技术研发人员：J·H·张，
申请(专利权)人：意法半导体公司，
类型：发明
国别省市：美国,US