基于BJT的集成电路抗静电转接板及其制备方法技术

本发明专利技术涉及一种基于BJT的集成电路抗静电转接板及其制备方法，该制备方法包括：(a)选取衬底；(b)在所述衬底中制作BJT、TVS孔及隔离沟槽；(c)在所述TSV孔与所述BJT上表面制作金属互连线以使所述TSV孔与所述BJT相连接；(d)去除所述衬底底部部分材料，以在所述衬底底部露出所述TSV孔、所述隔离沟槽及所述BJT；(e)在所述TSV孔与所述BJT下表面制作凸点。本发明专利技术提供的基于BJT的集成电路抗静电转接板，通过在TSV转接板上加工BJT作为ESD防护器件，增强了层叠封装芯片的抗静电能力。

【技术实现步骤摘要】
基于BJT的集成电路抗静电转接板及其制备方法
本专利技术涉及半导体器件设计及制造领域，特别涉及一种基于BJT的集成电路抗静电转接板及其制备方法。
技术介绍
目前为止集成电路的特征尺寸已经低至7nm，在单个芯片上集成的晶体管数量已经到达百亿级别，伴随百亿级别的晶体管数量的要求，片上资源和互连线长度问题成为现今集成电路领域发展的瓶颈，3D集成电路被认为是未来集成电路的发展方向，它原有电路的基础上，在Z轴上层叠，以求在最小的面积上集成更多的功能，这种方法克服了原有集成度的限制，采用新兴技术硅片通孔(ThroughSiliconVias，简称TSV)，大幅度的提高了集成电路的性能，降低线上延迟，减小芯片功耗。在半导体行业里面，随着集成电路集成度的提高以及器件特征尺寸的减小，集成电路中静电放电引起的潜在性损坏已经变得越来越明显。据有关报道，集成电路领域的故障中有近35％的故障是由静电释放(Electro-Staticdischarge，简称ESD)所引发的，因此芯片内部都设计有ESD保护结构来提高器件的可靠性。然而不同芯片的的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力，因此如何提高基于TSV工艺的3D集成电路的抗静电能力成为半导体行业亟待解决的问题。
技术实现思路
为解决现有技术存在的技术缺陷和不足，本专利技术提出一种可以提高集成电路的抗静电能力的转接板及其制备方法。在本专利技术的一个实施例中提供了一种基于双极结型晶体管(BipolarJunctionTransistor，简称BJT)的集成电路抗静电转接板的制备方法。该制备方法包括：(a)选取衬底；(b)在所述衬底中制作BJT、TVS孔及隔离沟槽；(c)在所述TSV孔与所述BJT上表面制作金属互连线以使所述TSV孔与所述BJT相连接；(d)去除所述衬底底部部分材料，以在所述衬底底部露出所述TSV孔、所述隔离沟槽及所述BJT；(e)在所述TSV孔与所述BJT下表面制作凸点。在本专利技术的一个实施例中，所述衬底为N型硅基衬底。在本专利技术的一个实施例中，步骤(b)包括：(b11)采用光刻工艺，在所述衬底上制作第一待刻蚀区域；(b12)采用干法刻蚀工艺，在所述第三待刻蚀区域刻蚀所述衬底，形成器件沟槽；(b13)采用CVD工艺，在所述器件沟槽中淀积硅材料；(b14)对所述硅材料进行掺杂以形成所述BJT的基区；(b15)采用带胶离子注入工艺，在所述基区中第一指定区域进行P+离子注入以形成基区接触区；(b16)采用带胶离子注入工艺，在所述基区中第二指定区域进行N+离子注入以形成所述BJT的发射区；(b17)采用带胶离子注入工艺，在所述衬底中的基区下方进行N+离子注入以形成所述BJT的集电区。在本专利技术的一个实施例中，步骤(b)还包括：(b21)采用光刻工艺，在所述衬底上制作第二待刻蚀区域与第三待刻蚀区域；(b22)采用深度反应离子刻蚀工艺，在所述第二待刻蚀区域与所述第三待刻蚀区域刻蚀所述衬底，分别形成所述TSV孔与所述隔离沟槽；(b23)采用等离子增强化学气相淀积工艺，在所述TSV孔与隔离沟槽内壁淀积二氧化硅材料作为绝缘层；(b24)采用湿法刻蚀工艺，选择性刻蚀所述氧化层以使所述TSV孔与所述隔离沟槽的内壁平整；(b25)采用化学气相淀积工艺，在所述隔离沟槽中填充二氧化硅材料；(b26)采用物理气相淀积工艺，在所述TSV孔中填充铜材料。在本专利技术的一个实施例中，步骤(c)包括：(c1)采用化学气相淀积工艺，在所述TSV孔与所述BJT上表面淀积钨材料作为第一插塞；(c2)采用电化学镀铜工艺，在所述第一插塞表面生长铜材料作为金属互连线以使所述TSV孔与所述BJT相连接。在本专利技术的一个实施例中，步骤(d)包括：(d1)采用机械磨削工艺，对所述衬底进行减薄处理；(d2)采用化学机械抛光工艺，对所述衬底底部进行平整化处理，以露出所述TSV孔、所述隔离沟槽及所述BJT。在本专利技术的一个实施例中，步骤(e)包括：(e1)采用化学气相淀积工艺，在所述TSV孔与所述BJT下表面淀积钨材料作为第二插塞；(e2)采用电化学镀铜工艺，在述第二插塞表面生长铜材料作为凸点。在本专利技术的另一个实施例中，提供了一种基于BJT的集成电路抗静电转接板，该转接板包括：衬底、TSV孔、隔离槽、BJT、插塞、金属互连线、凸点及钝化层；其中，所述转接板由上述任一项所述的方法制备形成。与现有技术相比，本专利技术至少具有以下有益效果：1、本专利技术提供的集成电路抗静电转接板的制备工艺，其工艺步骤简单，可行性高；2、本专利技术提供的集成电路抗静电转接板，通过在TSV转接板上加工BJT作为ESD防护器件，增强了层叠封装芯片的抗静电能力；此外，上述BJT周围采用上下贯通的隔离沟槽，具有较小的漏电流和寄生电容。附图说明下面将结合附图，对本专利技术的具体实施方式进行详细的说明。图1为本专利技术实施例提供的一种基于BJT的集成电路抗静电转接板的制备方法流程图；图2a-图2g为本专利技术实施例提供的一种基于BJT的集成电路抗静电转接板的制备方法示意图；图3为本专利技术实施例提供的一种基于BJT的集成电路抗静电转接板的结构示意图。具体实施方式下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。实施例一请参见图1，图1为本专利技术实施例提供的一种基于BJT的集成电路抗静电转接板的制备方法流程图，该制备方法包括：(a)选取衬底；(b)在所述衬底中制作BJT、TVS孔及隔离沟槽；(c)在所述TSV孔与所述BJT上表面制作金属互连线以使所述TSV孔与所述BJT相连接；(d)去除所述衬底底部部分材料，以在所述衬底底部露出所述TSV孔、所述隔离沟槽及所述BJT；(e)在所述TSV孔与所述BJT下表面制作凸点。其中，所述衬底为N型硅基衬底。步骤(b)可以包括：(b11)采用光刻工艺，在所述衬底上制作第一待刻蚀区域；(b12)采用干法刻蚀工艺，在所述第三待刻蚀区域刻蚀所述衬底，形成器件沟槽；(b13)采用CVD工艺，在所述器件沟槽中淀积硅材料；(b14)对所述硅材料进行掺杂以形成所述BJT的基区；(b15)采用带胶离子注入工艺，在所述基区中第一指定区域进行P+离子注入以形成基区接触区；(b16)采用带胶离子注入工艺，在所述基区中第二指定区域进行N+离子注入以形成所述BJT的发射区；(b17)采用带胶离子注入工艺，在所述衬底中的基区下方进行N+离子注入以形成所述BJT的集电区。步骤(b)还可以包括：(b21)采用光刻工艺，在所述衬底上制作第二待刻蚀区域与第三待刻蚀区域；(b22)采用深度反应离子刻蚀工艺，在所述第二待刻蚀区域与所述第三待刻蚀区域刻蚀所述衬底，分别形成所述TSV孔与所述隔离沟槽；(b23)采用等离子增强化学气相淀积工艺，在所述TSV孔与隔离沟槽内壁淀积二氧化硅材料作为绝缘层；(b24)采用湿法刻蚀工艺，选择性刻蚀所述氧化层以使所述TSV孔与所述隔离沟槽的内壁平整；(b25)采用化学气相淀积工艺，在所述隔离沟槽中填充二氧化硅材料；(b26)采用物理气相淀积工艺，在所述TSV孔中填充铜材料。步骤(c)可以包括：(c1)采用化学气相淀积工艺，在所述TSV孔与所述BJT上表面淀积钨材料作为第一插塞；(c2)采用电化学镀铜工艺，在所述第一本文档来自技高网...

【技术保护点】
一种基于BJT的集成电路抗静电转接板的制备方法，其特征在于，包括：(a)选取衬底；(b)在所述衬底中制作BJT、TVS孔及隔离沟槽；(c)在所述TSV孔与所述BJT上表面制作金属互连线以使所述TSV孔与所述BJT相连接；(d)去除所述衬底底部部分材料，以在所述衬底底部露出所述TSV孔、所述隔离沟槽及所述BJT；(e)在所述TSV孔与所述BJT下表面制作凸点。

【技术特征摘要】
1.一种基于BJT的集成电路抗静电转接板的制备方法，其特征在于，包括：(a)选取衬底；(b)在所述衬底中制作BJT、TVS孔及隔离沟槽；(c)在所述TSV孔与所述BJT上表面制作金属互连线以使所述TSV孔与所述BJT相连接；(d)去除所述衬底底部部分材料，以在所述衬底底部露出所述TSV孔、所述隔离沟槽及所述BJT；(e)在所述TSV孔与所述BJT下表面制作凸点。2.根据权利要求1所述的制备方法，其特征在于，所述衬底为N型硅基衬底。3.根据权利要求1所述的制备方法，其特征在于，步骤(b)包括：(b11)采用光刻工艺，在所述衬底上制作第一待刻蚀区域；(b12)采用干法刻蚀工艺，在所述第三待刻蚀区域刻蚀所述衬底，形成器件沟槽；(b13)采用CVD工艺，在所述器件沟槽中淀积硅材料；(b14)对所述硅材料进行掺杂以形成所述BJT的基区；(b15)采用带胶离子注入工艺，在所述基区中第一指定区域进行P+离子注入以形成基区接触区；(b16)采用带胶离子注入工艺，在所述基区中第二指定区域进行N+离子注入以形成所述BJT的发射区；(b17)采用带胶离子注入工艺，在所述衬底中的基区下方进行N+离子注入以形成所述BJT的集电区。4.根据权利要求1所述的制备方法，其特征在于，步骤(b)还包括：(b21)采用光刻工艺，在所述衬底上制作第二待刻蚀区域与第三待刻蚀区域；(b22)采用深度反应离子刻蚀工艺，在所述第二待刻蚀区域与所述第三待刻蚀区域刻蚀...

【专利技术属性】
技术研发人员：冉文方，
申请(专利权)人：西安科锐盛创新科技有限公司，
类型：发明
国别省市：陕西,61