半导体结构及其制造方法技术

一种半导体结构及其制造方法，方法包括：提供基底，包括N型和P型逻辑区、上拉晶体管区和传送门晶体管区，N型逻辑区包括用于形成第一N型器件的第一N型阈值电压区、用于形成第二N型器件的第二N型阈值电压区，第一N型器件小于第二N型器件阈值电压；P型逻辑区包括用于形成第一P型器件的第一P型阈值电压区、用于形成第二P型器件的第二P型阈值电压区，第一P型器件大于第二P型器件阈值电压；形成栅介质层；在栅介质层上形成第一功函数层；去除第一P型阈值电压区和上拉晶体管区第一功函数层；在第一功函数层和栅介质层上形成第二功函数层；去除第一N型阈值电压区和传送门晶体管区的第一、第二功函数层。本发明专利技术提高SRAM写入冗余度。

【技术实现步骤摘要】
半导体结构及其制造方法
本专利技术涉及半导体领域，尤其涉及一种半导体结构及其制造方法。
技术介绍
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。对于嵌入式半导体器件来说，其通常分为逻辑区和存储区，逻辑区通常包括逻辑器件，存储区则包括存储器件。随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机随机存储器(SRAM，StaticRandomAccessMemory)、动态随机存储器(DRAM，DynamicRandomAccessMemory)、可擦除可编程只读存储器(EPROM，ErasableProgrammableRead-OnlyMemory)、电可擦除可编程只读存储器(EEPROM，ElectricallyErasableProgrammableRead-Only)和闪存(Flash)。由于静态随机存储器具有低功耗和较快工作速度等优点，使得静态随机存储器及其形成方法受到越来越多的关注。然而，现有技术所形成半导体器件中静态随机存储器的性能有待进一步提高，使得半导体器件的整体性能较差。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其制造方法，改善存储器的写入冗余度，从而提高所形成半导体器件的整体性能。为解决上述问题，本专利技术提供一种半导体结构的制造方法，包括：提供基底，所述基底包括N型逻辑区、P型逻辑区、上拉晶体管区以及传送门晶体管区，其中，所述N型逻辑区包括：用于形成第一N型器件的第一N型阈值电压区，以及用于形成第二N型器件的第二N型阈值电压区，所述第一N型器件的阈值电压小于所述第二N型器件的阈值电压；所述P型逻辑区包括：用于形成第一P型器件的第一P型阈值电压区，以及用于形成第二P型器件的第二P型阈值电压区，所述第一P型器件的阈值电压大于所述第二P型器件的阈值电压；在所述N型逻辑区、P型逻辑区、上拉晶体管区以及传送门晶体管区的部分基底上形成栅介质层；在所述栅介质层上形成第一功函数层；去除所述第一P型阈值电压区和上拉晶体管区的第一功函数层；在剩余所述第一功函数层上、第一P型阈值电压区和上拉晶体管区的栅介质层上形成第二功函数层；去除所述第一N型阈值电压区和传送门晶体管区的第二功函数层和第一功函数层；在剩余所述第二功函数层上、第一N型阈值电压区和传送门晶体管区的栅介质层上形成第三功函数层；在所述第三功函数层上形成第四功函数层。相应的，本专利技术还提供一种半导体结构，包括：基底，所述基底包括N型逻辑区、P型逻辑区、上拉晶体管区以及传送门晶体管区，其中，所述N型逻辑区包括：具有第一N型器件的第一N型阈值电压区，以及具有第二N型器件的第二N型阈值电压区，所述第一N型器件的阈值电压小于所述第二N型器件的阈值电压；所述P型逻辑区包括：具有第一P型器件的第一P型阈值电压区，以及具有第二P型器件的第二P型阈值电压区，所述第一P型器件的阈值电压大于所述第二P型器件的阈值电压；栅介质层，位于所述N型逻辑区、P型逻辑区、上拉晶体管区以及传送门晶体管区的部分基底上；第一功函数层，位于所述第二P型阈值电压区的栅介质层上；第二功函数层，位于所述第一P型阈值电压区和上拉晶体管区的栅介质层上、以及所述第一功函数层上；第三功函数层，位于所述第一N型阈值电压区和传送门晶体管区的栅介质层上、以及所述第二功函数层上。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术所述半导体结构的制造方法包括：在栅介质层上形成第一功函数层；去除所述第一P型阈值电压区和上拉晶体管区的第一功函数层；在剩余所述第一功函数层上、第一P型阈值电压区和上拉晶体管区的栅介质层上形成第二功函数层；去除所述第一N型阈值电压区和传送门晶体管区的第二功函数层和第一功函数层；在剩余所述第二功函数层上、第一N型阈值电压区和传送门晶体管区的栅介质层上形成第三功函数层；在所述第三功函数层上形成第四功函数层。也就是说，本专利技术所述传送门晶体管区与第一N型阈值电压区的功函数层形成工艺相同，所述上拉晶体管区与第一P型阈值电压区的功函数层形成工艺相同，由于所述第一N型阈值电压区用于形成第一N型器件，所述第二N型阈值电压区用于形成第二N型器件，且所述第一N型器件的阈值电压小于所述第二N型器件的阈值电压，所述第一P型阈值电压区用于形成第一P型器件，所述第二P型阈值电压区用于形成第二P型器件，且所述第一P型器件的阈值电压大于所述第二P型器件的阈值电压，因此相比使传送门晶体管区与第二N型阈值电压区的功函数层形成工艺相同、使上拉晶体管区与第一P型阈值电压区的功函数层形成工艺相同的方案，本专利技术在维持所述上拉晶体管区所对应功函数层的等效功函数值的同时，降低了所述传送门晶体管区所对应功函数层的等效功函数值，从而使所述传送门晶体管区所对应晶体管的饱和电流和开态电流增大；因此本专利技术所形成半导体器件中存储器的伽马比可以得到提高，从而使得存储器的写入冗余度得到改善，进而提高所形成存储器的性能，提高所形成半导体器件的整体性能。本专利技术提供一种半导体结构，所述半导体结构包括：位于第二P型阈值电压区栅介质层上的第一功函数层；位于第一P型阈值电压区和上拉晶体管区的栅介质层上、以及所述第一功函数层上的第二功函数层；位于第一N型阈值电压区和传送门晶体管区栅介质层上、以及所述第二功函数层上的第三功函数层。也就是说，本专利技术所述传送门晶体管区与第一N型阈值电压区所对应的功函数层相同，所述上拉晶体管区与第一P型阈值电压区所对应的功函数层相同；由于所述第一N型阈值电压区具有第一N型器件，所述第二N型阈值电压区具有第二N型器件，且所述第一N型器件的阈值电压小于所述第二N型器件的阈值电压，所述第一P型阈值电压区具有第一P型器件，所述第二P型阈值电压区具有第二P型器件，且所述第一P型器件的阈值电压大于所述第二P型器件的阈值电压，因此相比传送门晶体管区与第二N型阈值电压区所对应的功函数层相同、上拉晶体管区与第一P型阈值电压区所对应的功函数层相同的一种半导体结构，本专利技术所述半导体结构中，在维持所述上拉晶体管区所对应功函数层的等效功函数值的同时，降低了所述传送门晶体管区所对应功函数层的等效功函数值，从而使所述传送门晶体管区所具有晶体管的饱和电流和开态电流增大；因此本专利技术所述半导体结构中存储器的伽马比可以得到提高，从而使得存储器的写入冗余度得到改善，进而提高所述存储器的性能，提高半导体器件的整体性能。附图说明图1至图13是本专利技术半导体结构的制造方法一实施例中各步骤对应结构示意图。具体实施方式由
技术介绍
可知，半导体器件中静态随机存储器(SRAM，StaticRandomAccessMemory)的性能有待提高。分析其原因在于：静态随机存储器主要包括上拉(PU，PullUp)晶体管、下拉(PD，PullDown)晶体管以及传送门(PG，Pass本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，其特征在于，包括：提供基底，所述基底包括N型逻辑区、P型逻辑区、上拉晶体管区以及传送门晶体管区，其中，所述N型逻辑区包括：用于形成第一N型器件的第一N型阈值电压区，以及用于形成第二N型器件的第二N型阈值电压区，所述第一N型器件的阈值电压小于所述第二N型器件的阈值电压；所述P型逻辑区包括：用于形成第一P型器件的第一P型阈值电压区，以及用于形成第二P型器件的第二P型阈值电压区，所述第一P型器件的阈值电压大于所述第二P型器件的阈值电压；在所述N型逻辑区、P型逻辑区、上拉晶体管区以及传送门晶体管区的部分基底上形成栅介质层；在所述栅介质层上形成第一功函数层；去除所述第一P型阈值电压区和上拉晶体管区的第一功函数层；在剩余所述第一功函数层上、第一P型阈值电压区和上拉晶体管区的栅介质层上形成第二功函数层；去除所述第一N型阈值电压区和传送门晶体管区的第二功函数层和第一功函数层；在剩余所述第二功函数层上、第一N型阈值电压区和传送门晶体管区的栅介质层上形成第三功函数层；在所述第三功函数层上形成第四功函数层。

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，包括：提供基底，所述基底包括N型逻辑区、P型逻辑区、上拉晶体管区以及传送门晶体管区，其中，所述N型逻辑区包括：用于形成第一N型器件的第一N型阈值电压区，以及用于形成第二N型器件的第二N型阈值电压区，所述第一N型器件的阈值电压小于所述第二N型器件的阈值电压；所述P型逻辑区包括：用于形成第一P型器件的第一P型阈值电压区，以及用于形成第二P型器件的第二P型阈值电压区，所述第一P型器件的阈值电压大于所述第二P型器件的阈值电压；在所述N型逻辑区、P型逻辑区、上拉晶体管区以及传送门晶体管区的部分基底上形成栅介质层；在所述栅介质层上形成第一功函数层；去除所述第一P型阈值电压区和上拉晶体管区的第一功函数层；在剩余所述第一功函数层上、第一P型阈值电压区和上拉晶体管区的栅介质层上形成第二功函数层；去除所述第一N型阈值电压区和传送门晶体管区的第二功函数层和第一功函数层；在剩余所述第二功函数层上、第一N型阈值电压区和传送门晶体管区的栅介质层上形成第三功函数层；在所述第三功函数层上形成第四功函数层。2.如权利要求1所述的半导体结构的制造方法，其特征在于，在剩余所述第一功函数层上、第一P型阈值电压区和上拉晶体管区的栅介质层上形成第二功函数层的步骤包括：在剩余所述第一功函数层上、第一P型阈值电压区和上拉晶体管区的栅介质层上形成第一功函数材料层；在所述第一功函数材料层上形成第二功函数材料层，所述第二功函数材料层和第一功函数材料层用于构成所述第二功函数层；在所述第二N型阈值电压区的第一功函数层上形成所述第一功函数材料层后，形成第二功函数材料层之前，所述制造方法还包括：去除所述第二N型阈值电压区的第一功函数材料层和第一功函数层；在所述第一功函数材料层上形成第二功函数材料层的步骤中，在所述第二N型阈值电压区的栅介质层上形成所述第二功函数材料层；去除所述第一N型阈值电压区和传送门晶体管区的第二功函数层和第一功函数层的步骤中，依次去除所述第一N型阈值电压区和传送门晶体管区的第二功函数材料层、第一功函数材料层和第一功函数层；在剩余所述第二功函数层上、第一N型阈值电压区和传送门晶体管区的栅介质层上形成第三功函数层的步骤中，在所述第二N型阈值电压区的第二功函数材料层上形成所述第三功函数层。3.如权利要求2所述的半导体结构的制造方法，其特征在于，所述第一功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第一功函数材料层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第二功函数材料层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第三功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。4.如权利要求2或3所述的半导体结构的制造方法，其特征在于，所述第一功函数层、第一功函数材料层、第二功函数材料层和第三功函数层的材料为TiN；所述第一功函数层的厚度为至所述第一功函数材料层的厚度为至所述第二功函数材料层的厚度为至所述第三功函数层的厚度为至5.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述栅介质层后，在所述栅介质层上形成第一功函数层之前，所述制造方法还包括：在所述栅介质层上形成盖帽层；在所述盖帽层上形成刻蚀停止层；去除所述第一N型阈值电压区和传送门晶体管区的第二功函数层和第一功函数层后，在剩余所述第二功函数层上、第一N型阈值电压区和传送门晶体管区的栅介质层上形成第三功函数层之前，所述制造方法还包括：去除所述传送门晶体管区的刻蚀停止层和盖帽层。6.如权利要求5所述的半导体结构的制造方法，其特征在于，所述盖帽层的材料为TiN或TiSiN。7.如权利要求5所述的半导体结构的制造方法，其特征在于，所述刻蚀停止层的材料为TaN或TaSiN。8.如权利要求1所述的半导体结构的制造方法，其特征在于，提供基底的步骤中，所述传送门晶体管区包括第一传送门晶体管区和第二传送门晶体管区；对所述第一传送门晶体管区所进行的工艺步骤与对所述第一N型阈值电压区所进行的工艺步骤相同；或者，对所述第二传送门晶体管区所进行的工艺步骤与对所述第一N型阈值电压区所进行的工艺步骤相同；或者，对所述第一传送门晶体管区、第二传送门晶体管区以及第一N型阈值电压区所进行的工艺步骤...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31