半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供含锗基底；在基底上形成栅极结构；在栅极结构两侧的基底内形成初始凹槽；采用混合刻蚀气体对初始凹槽的侧壁和底部进行刻蚀，去除部分厚度基底材料形成凹槽；混合刻蚀气体包括硅源气体和HCl气体；在凹槽内形成掺杂外延层。由于初始凹槽底部和侧壁的部分厚度基底材料在初始凹槽形成过程中容易受到损伤而具有缺陷(例如Ge原子偏离晶格位置)，因此本发明专利技术采用硅源气体和HCl气体的混合刻蚀气体对初始凹槽的侧壁和底部进行刻蚀，可以去除受损的基底材料且对所述基底的损伤较小，使所形成凹槽暴露出的基底材料较好，从而可以提高后续掺杂外延层的形成质量，进而提高所形成半导体器件的电学性能。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
在半导体制造中，随着超大规模集成电路的逐步发展，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET器件相比栅对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。但是，现有技术所形成半导体器件的电学性能仍有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，提高半导体器件的电学性能。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供含锗基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底内形成初始凹槽；采用混合刻蚀气体对所述初始凹槽的侧壁和底部进行刻蚀，去除部分厚度基底材料，形成凹槽；所述混合刻蚀气体包括硅源气体和HCl气体；在所述凹槽内形成掺杂外延层。相应的，本专利技术还提供一种半导体结构，包括：含锗基底；栅极结构，位于所述基底上；凹槽，位于所述栅极结构两侧的基底内；其中，所述凹槽为经混合刻蚀气体进行刻蚀所形成，且所述混合刻蚀气体包括硅源气体和HCl气体；位于所述凹槽内的掺杂外延层。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术在所述栅极结构两侧的基底内形成初始凹槽后，采用硅源气体和HCl气体的混合刻蚀气体对所述初始凹槽的侧壁和底部进行刻蚀，去除部分厚度基底材料，形成凹槽；由于所述初始凹槽底部和侧壁的部分厚度基底材料在所述初始凹槽的形成过程中容易受到损伤而具有缺陷(例如Ge原子偏离晶格位置)，而采用硅源气体和HCl气体的混合刻蚀气体进行刻蚀时，硅源气体与所述初始凹槽暴露出的含锗基底材料反应形成Ge-Si键，HCl气体去除所述Ge-Si键以去除受损的基底材料，且对所述基底的损伤较小，因此使所形成凹槽暴露出的基底材料较好，从而可以提高后续掺杂外延层的形成质量，进而提高所形成半导体器件的电学性能。本专利技术提供一种半导体结构，所述半导体结构中的凹槽为经混合刻蚀气体进行刻蚀所形成，且所述混合刻蚀气体包括硅源气体和HCl气体，因此所述凹槽的质量较好，所述凹槽中的基底材料较好，相应提高了所述掺杂外延层的形成质量，从而提高了半导体器件的电学性能。附图说明图1至图20是本专利技术半导体结构的形成方法一实施例中各步骤对应结构示意图。具体实施方式由
技术介绍
可知，半导体器件的电学性能仍有待提高。现结合一种半导体结构的形成方法分析电学性能仍有待提高的原因。所述形成方法包括：提供含锗基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底内形成凹槽；在所述凹槽内形成掺杂外延层。但是，在形成所述凹槽的刻蚀过程中，所述凹槽侧壁和底部的基底材料受到离子轰击，容易导致部分厚度的基底材料受到损伤而具有缺陷(例如Ge原子偏离晶格位置)，从而导致所述凹槽内掺杂外延层的形成质量较差，进而导致所形成半导体器件的电学性能下降。此外，后续步骤还包括在所述掺杂外延层上形成金属硅化物(silicide)层；相应的，还容易导致在形成所述金属硅化物层的过程中出现silicidepiping问题。其中，silicidepiping指的是：采用金属层以形成金属硅化物层时，如果所述基底或掺杂外延层具有缺陷问题，则所述缺陷成为所述金属层中的金属原子扩散至所述掺杂外延层内的快速通道，所述金属原子容易经所述掺杂外延层扩散至沟道区内，甚至经所述掺杂外延层与衬底体区(bulk)之间的PN结扩散至体区内，从而引起所述掺杂外延层与体区发生导通的问题，进而导致所形成半导体器件的体区漏电流(bulkleakage)较高。为了解决所述技术问题，本专利技术在所述栅极结构两侧的基底内形成初始凹槽后，采用硅源气体和HCl气体的混合刻蚀气体对所述初始凹槽的侧壁和底部进行刻蚀，去除部分厚度基底材料，形成凹槽；由于所述初始凹槽底部和侧壁的部分厚度基底材料在所述初始凹槽的形成过程中容易受到损伤而具有缺陷(例如Ge原子偏离晶格位置)，而采用硅源气体和HCl气体的混合刻蚀气体进行刻蚀时，硅源气体与所述初始凹槽暴露出的含锗基底材料反应形成Ge-Si键，HCl气体去除所述Ge-Si键以去除受损的基底材料，且对所述基底的损伤较小，因此使所形成凹槽暴露出的基底材料较好，从而可以提高后续掺杂外延层的形成质量，进而提高所形成半导体器件的电学性能。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。图1至图20是本专利技术半导体结构的形成方法一实施例中各步骤对应结构示意图。结合参考图1和图2，图1为立体图(仅示意出两个鳍部)，图2为图1沿AA1割线的剖面图，提供含锗基底。所述基底为后续形成半导体器件提供工艺平台。本实施例中，所述基底用于形成鳍式场效应管，因此提供含锗基底的步骤中，所述基底包括衬底100以及位于所述衬底100上分立的鳍部(未标示)。在其他实施例中，所述基底用于形成平面晶体管，相应的，所述基底为平面基底。所述衬底100为后续形成半导体器件提供工艺平台，所述鳍部用于提供所形成鳍式场效应晶体管的沟道。本实施例中，以所形成的鳍式场效应管为CMOS器件为例，所述衬底100包括PMOS区域I和NMOS区域II，所述PMOS区域I和NMOS区域II的衬底100上均具有分立的鳍部。具体地，位于所述PMOS区域I衬底100上的鳍部为第一鳍部110，位于所述NMOS区域II衬底100上的鳍部为第二鳍部120。在其他实施例中，所形成的鳍式场效应管仅包括NMOS器件时，所述衬底仅包括NMOS区域；所形成的鳍式场效应管仅包括PMOS器件时，所述衬底仅包括PMOS区域。本实施例中，所述PMOS区域I和NMOS区域II为相邻区域。在其他实施例中，所述PMOS区域和NMOS区域还可以相隔离。为了提高所形成半导体器件的载流子迁移率，所述基底为含锗基底。本实施例中，所述含锗基底为锗基底，相应的，所述衬底100的材料为锗。在其他实施例中，所述含锗基底的材料还可以为锗化硅，所述含锗基底还能够为绝缘体上的锗基底。所述基底的材料可以选取适宜于工艺需求或易于集成的材料。所述鳍部的材料与所述衬底100的材料相同。因此，本实施例中，所述鳍部的材料为锗，即所述第一鳍部110和第二鳍部120的材料为锗。在其他实施例中，还可以为：所述衬底的材料为单晶硅、多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III－V族化合物衬底，例如氮化镓衬底或砷化镓衬底等；所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。所述鳍部的材料为含锗本文档来自技高网...

【技术保护点】
一种半导体结构的形成方法，其特征在于，包括：提供含锗基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底内形成初始凹槽；采用混合刻蚀气体对所述初始凹槽的侧壁和底部进行刻蚀，去除部分厚度基底材料，形成凹槽；所述混合刻蚀气体包括硅源气体和HCl气体；在所述凹槽内形成掺杂外延层。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供含锗基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底内形成初始凹槽；采用混合刻蚀气体对所述初始凹槽的侧壁和底部进行刻蚀，去除部分厚度基底材料，形成凹槽；所述混合刻蚀气体包括硅源气体和HCl气体；在所述凹槽内形成掺杂外延层。2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述凹槽的步骤包括：提供所述硅源气体和HCl气体的混合气体；所述硅源气体与所述初始凹槽暴露出的含锗基底反应形成Ge-Si键；所述HCl气体去除所述Ge-Si键，以去除部分厚度基底材料。3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述硅源气体为SiH4、Si2Cl2或SiHCl3。4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述凹槽的步骤中，所述硅源气体为SiH4，SiH4的气体流量为10sccm至1000sccm，HCl的气体流量为5sccm至100sccm，工艺温度为400℃至700℃。5.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述初始凹槽的侧壁和底部进行刻蚀的步骤中，所述基底材料的去除量为1nm至2nm。6.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极结构两侧的基底内形成初始凹槽的步骤包括：采用各向异性刻蚀工艺，刻蚀所述栅极结构两侧部分厚度的基底。7.如权利要求6所述的半导体结构的形成方法，其特征在于，刻蚀所述栅极结构两侧部分厚度的基底的步骤中，所述基底的去除量为10nm至60nm。8.如权利要求1所述的半导体结构的形成方法，其特征在于，提供含锗基底的步骤中，所述基底包括NMOS区域和PMOS区域；在所述栅极结构两侧的基底内形成初始凹槽的步骤包括：在所述NMOS区域栅极结构两侧的基底内形成N区初始凹槽；在所述PMOS区域栅极结构两侧的基底内形成P区初始凹槽；对所述初始凹槽的侧壁和底部进行刻蚀的步骤包括：对所述N区初始凹槽的侧壁和底部进行刻蚀，形成N区凹槽；对所述P区初始凹槽的侧壁和底部进行刻蚀，形成P区凹槽；在所述凹槽内形成掺杂外延层的步骤包括：在所述N区凹槽内形成N型掺杂外延层；在所述P区凹槽内形成P型掺杂外延层。9.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述P区凹槽内形成P型掺杂外延层的步骤包括：在所述P区凹槽的底部和侧壁形成掺杂有P型离子的第一P型掺杂半导体层；在所述第一P型掺杂半导体层上形成掺杂有P型离子的第...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31