一种基于Verilog的CPLD-FPGA信息分时显示的方法技术

本发明专利技术提供了一种基于Verilog的CPLD‑FPGA信息分时显示的方法，包括如下步骤：长亮提示、显示阶段信息、判断状态、长亮循环。本发明专利技术能够分时循环显示阶段信息、平台信息和版本信息，解决了由于LED数目不一致带来的移植性问题和点亮LED有效电平不一致和是否需要显示平台信息的问题。

【技术实现步骤摘要】
一种基于Verilog的CPLD-FPGA信息分时显示的方法
本专利技术涉及计算机
，尤其涉及一种基于Verilog的CPLD-FPGA信息分时显示的方法。
技术介绍
在服务器系统中，通常通过复杂可编程逻辑器件(ComplexProgrammableLogicDevice，CPLD)-现场可编程门阵列(FieldProgrammableGATEArray，FPGA)可编程芯片进行整个服务器的上、下电时序控制，LED亮灭控制、通信控制、按键检测、风扇转速控制及版本显示等，在前期研发阶段，为方便设计者与测试者明确服务器所处的阶段信息与版本信息，通常通过专门LED进行版本及阶段等显示。在服务器系统中，通过LED显示CPLD-FPGA阶段信息、平台信息及版本信息等，但主板上一般预留3个或4个LED来显示上述信息，阶段信息包括工程验证测试(EngineeringVerificationTest，EVT)、设计验证测试(DesignVerificationTest，DVT)、小批量过程验证测试(Pilot-runVerificationTest，PVT)与(量产Mass-Production，MP)；平台信息是同一版本CPLD-FPGA用于不同平台上或项目中一种区别显示，根据实际需求，选择显示或不显示；版本信息由CPLD-FPGA代码所处的阶段决定，由于CPLD-FPGA代码需要针对BUG不断完善，因此同一项目的CPLD-FPGA会出现多个版本。为方便获得信息，LED习惯上只设置亮、灭两种状态，因此LED无法同时显示上述所述的阶段信息、版本信息乃至平台信息。在现有设计中通常牺牲信息资源，不再显示阶段信息和平台信息，只显示版本信息，这是一种折中设计，如要项目要求同时显示阶段信息、平台信息与版本信息就需要增加LED个数，意味着更大的硬件成本损耗与板卡面积，这在对成本严格把控、高密度的板卡设计中通常是不允许的。同时，根据项目需求不同，显示阶段信息与版本信息的LED通常也不同，通常为3个或4个LED，在不同设计中，通常修改Verilog代码来满足不同的设计需求，降低了代码的移植性；进一步地，根据项目需求，平台信息可能不需要显示，为满足需求修改底层代码，也不符合模块化的要求；进一步地，不同项目中，点亮LED的有效电平也不同，为满足LED控制需求修改底层代码，也不符合模块化的要求。
技术实现思路
本专利技术提供了一种基于Verilog的CPLD-FPGA信息分时显示的方法，能够分时循环显示阶段信息、平台信息和版本信息，解决了由于LED数目不一致带来的移植性问题和点亮LED有效电平不一致和是否需要显示平台信息的问题。本专利技术通过以下技术方案予以实现：一种基于Verilog的CPLD-FPGA信息分时显示的方法，包括如下步骤：长亮提示、显示阶段信息、判断状态、长亮循环。本专利技术在CPLD-FPGA芯片上采用有限状态机(FSM)设计实现信息分时显示。所述的长亮提示，包括如下过程：FSM处于“PHASE_FORE”状态，所有LED同时长亮，提示一个周期的循环显示开始。所述的显示阶段信息，包括如下过程：长亮计数完成后，显示阶段信息，此时FSM处于“PHASE_INFORM”状态，待阶段信息计数完成后，进入判断状态。所述的判断状态具体为：需要显示平台信息和不需要平台信息显示的状态判断。需要显示平台信息，进入“PLAT_FORE”状态，LED闪烁后，进入平台显示阶段，即“PLAT_INFORM”状态，之后LED再次闪烁，进入“VERSION_FORE”状态，然后进入版本显示阶段，即“VERSION_INFORM”状态，待版本信息显示完成。不需要平台信息显示，LED闪烁后直接进入版本信息显示，即先进入“VERSION_FORE”状态，待计数完成后进入“VERSION_INFORM”状态。所述的长亮循环，包括如下过程：LED再次长亮进入下一个显示周期。与现有技术相比，本专利技术的优点是：本专利技术通过FSM分时显示阶段与版本或平台信息，这解决了同时显示阶段和版本或平台信息要求LED数目多，增加硬件成本与PCB面积增大的问题；将平台信息是否需要显示的要求作为输入信号，设计者可以根据项目需求使能或屏蔽平台信息的显示，使设计更加灵活；本专利技术在已有CPLD-FPGA芯片上实现设计，因此不会增加硬件成本。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍。图1是本专利技术的流程图；图2是本专利技术CPLD-FPGA信息分时显示接口示意图；图3是实施例三信息分时显示参数化模块仿真结果图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。实施例1图1所示，在本实施例中，FSM首先处于“PHASE_FORE”状态，所有LED同时长亮，提示一个周期的循环显示开始；长亮计数完成后，显示阶段信息，此时FSM处于“PHASE_INFORM”状态；待阶段信息计数完成后，进入判断状态，如果需要显示平台信息，进入“PLAT_FORE”状态，LED闪烁后，进入平台显示阶段，即“PLAT_INFORM”状态，之后LED再次闪烁，进入“VERSION_FORE”状态，然后进入版本显示阶段，即“VERSION_INFORM”状态，待版本信息显示完成后，LED再次长亮进入下一次显示周期。如果不需要平台信息显示，LED闪烁后直接进入版本信息显示，即先进入“VERSION_FORE”状态，待计数完成后进入“VERSION_INFORM”状态，然后LED长亮进入下一个显示周期。本专利技术通过FSM分时显示阶段与版本或平台信息，这解决了同时显示阶段和版本或平台信息要求LED数目多，增加硬件成本与PCB面积增大的问题；将平台信息是否需要显示的要求作为输入信号，设计者可以根据项目需求使能或屏蔽平台信息的显示，使设计更加灵活；本专利技术在已有CPLD-FPGA芯片上实现设计，因此不会增加硬件成本。实施例2图2所示，“sys_clk”是系统时钟，连接顶层系统时钟信号，用于驱动整个LED分时显示模块化；“four_HZ”是4HZ的方波信号，用于LED的闪烁与计数器的计数标志，连接顶层4HZ时钟信号；“rst”是复位信号，设定所有输出和寄存器的初始化状态；“LED_available”指示点亮LED的有效电平，跟实际硬件原理图设计有关；“Differ_plat”指示平台信息是否需要显示；“Phase_Version”、“Plat_Version”与“PLD_Version”分别表示阶段信息、平台信息和版本信息；“LED_Num”表示LED数目，由项目中LED实际个数决定；“LED_0”、“LED_1”与“LED_2”、“LED_3”是LED的控制信号，连接硬件电路板上LED的控制端，而对于“LED_3”可能不存在，是有项目需求决定的。为增加代码的移植能力的实用性，对模块接口带宽采用参数化设计方法，使不同设计中，即使对LED数目要求不同时，也无需修改代码而直接应用例化。为满足不同项目中，LED点亮电平不同本文档来自技高网...

【技术保护点】
一种基于Verilog的CPLD‑FPGA信息分时显示的方法，其特征在于，包括如下步骤：长亮提示、显示阶段信息、判断状态、长亮循环。

【技术特征摘要】
1.一种基于Verilog的CPLD-FPGA信息分时显示的方法，其特征在于，包括如下步骤：长亮提示、显示阶段信息、判断状态、长亮循环。2.根据权利要求1所述的一种基于Verilog的CPLD-FPGA信息分时显示的方法，其特征在于，所述的长亮提示，包括如下过程：FSM处于“PHASE_FORE”状态，所有LED同时长亮，提示一个周期的循环显示开始。3.根据权利要求1所述的一种基于Verilog的CPLD-FPGA信息分时显示的方法，其特征在于，所述的显示阶段信息，包括如下过程：长亮计数完成后，显示阶段信息，此时FSM处于“PHASE_INFORM”状态，待阶段信息计数完成后，进入判断状态。4.根据权利要求1所述的一种基于Verilog的CPLD-FPGA信息分时显示的方法，其特征在于，所述的判断状态具体为：需要显示平台信息和不需要平台信息显示的状态判断...

【专利技术属性】
技术研发人员：季冬冬，
申请(专利权)人：郑州云海信息技术有限公司，
类型：发明
国别省市：河南,41