一种用于实现时钟同步的晶振共用电路制造技术

本实用新型专利技术公开了一种用于实现时钟同步的晶振共用电路，其包括有一主芯片、至少一个从芯片和晶振，所述晶振的第一端通过第二电容接地，所述晶振的第二端通过第一电容接地，所述晶振的第一端通过第一电阻而连接于主芯片的第一时钟引脚，所述晶振的第二端连接于主芯片的第二时钟引脚，所述晶振的第一端通过依次串联的第二电阻、电感和第三电容而连接于从芯片的第一时钟引脚，所述从芯片的第二时钟引脚接地。本实用新型专利技术可保证各芯片的时钟频率一致，同时能节省空间、降低成本。

【技术实现步骤摘要】
一种用于实现时钟同步的晶振共用电路
本技术涉及时钟电路，尤其涉及一种用于实现时钟同步的晶振共用电路。
技术介绍
现有技术中，对于一些控制系统而言，通常涉及多个控制芯片协调配合的应用方式，在具有多个芯片的系统中，为保证各芯片间信息传输的准确性和可靠性，各芯片的工作频率应当同步，目前的解决办法是，为各芯片配备相同频率的晶振，以令芯片获得系统时钟，但是由于各个晶振本身存在误差，因而在应用过程中可能会造成不同步，导致各芯片不能保证时钟同步，同时，现有技术的加工成本及物料成本较高。
技术实现思路
本技术要解决的技术问题在于，针对现有技术的不足，提供一种可保证各芯片的时钟频率一致，同时节省空间、降低成本的晶振共用电路。为解决上述技术问题，本技术采用如下技术方案。一种用于实现时钟同步的晶振共用电路，其包括有一主芯片、至少一个从芯片和晶振，所述晶振的第一端通过第二电容接地，所述晶振的第二端通过第一电容接地，所述晶振的第一端通过第一电阻而连接于主芯片的第一时钟引脚，所述晶振的第二端连接于主芯片的第二时钟引脚，所述晶振的第一端通过依次串联的第二电阻、电感和第三电容而连接于从芯片的第一时钟引脚，所述从芯片的第一时钟引脚与第二时钟引脚之间连接有第四电阻。优选地，所述从芯片的数量是多个。优选地，所述晶振的第一端与第二端之间连接有第三电阻。优选地，所述第三电阻和第四电阻的电阻值均为1MΩ。优选地，所述第二电阻的电阻值为75Ω，所述电感的电感值为470nH，所述第三电容的电容值为100pF。本技术公开的用于实现时钟同步的晶振共用电路中，当所述电路上电时，所述晶振产生的频率信号可同时传输至主芯片和从芯片的时钟引脚，使得所述主芯片和从芯片的时钟同步，进而保证了各芯片的时钟频率一致，同时，本技术减少了晶振数量，有效节省了空间，且降低了电路成本。附图说明图1为本技术晶振共用电路的原理图。具体实施方式下面结合附图和实施例对本技术作更加详细的描述。本技术公开了一种用于实现时钟同步的晶振共用电路，请参照图1，其包括有一主芯片U1、至少一个从芯片U2和晶振Y1，所述晶振Y1的第一端通过第二电容C52接地，所述晶振Y1的第二端通过第一电容C58接地，所述晶振Y1的第一端通过第一电阻R29而连接于主芯片U1的第一时钟引脚，所述晶振Y1的第二端连接于主芯片U1的第二时钟引脚，所述晶振Y1的第一端通过依次串联的第二电阻R110、电感L48和第三电容C104而连接于从芯片U2的第一时钟引脚，所述从芯片U2的第一时钟引脚与第二时钟引脚之间连接有第四电阻R35。上述晶振共用电路中，当所述电路上电时，所述晶振Y1产生的频率信号可同时传输至主芯片U1和从芯片U2的时钟引脚，使得所述主芯片U1和从芯片U2的时钟同步，进而保证了各芯片的时钟频率一致，同时，本技术减少了晶振数量，有效节省了空间，且降低了电路成本。实际应用中，所述从芯片U2的数量是多个。作为一种优选方式，为了起到阻抗匹配的作用，所述晶振Y1的第一端与第二端之间连接有第三电阻R34。关于各器件的参数设置，本实施例中，所述第三电阻R34和第四电阻R35的电阻值均为1MΩ。进一步地，所述第二电阻R110的电阻值为75Ω，所述电感L48的电感值为470nH，所述第三电容C104的电容值为100pF。为了更好地说明本技术的技术方案，本技术还公开了一种用于实现时钟同步的晶振共用方法，请参照图1，该方法基于一电路实现，所述电路包括有一主芯片U1、至少一个从芯片U2和晶振Y1，所述晶振Y1的第一端通过第二电容C52接地，所述晶振Y1的第二端通过第一电容C58接地，所述晶振Y1的第一端通过第一电阻R29而连接于主芯片U1的第一时钟引脚，所述晶振Y1的第二端连接于主芯片U1的第二时钟引脚，所述晶振Y1的第一端通过依次串联的第二电阻R110、电感L48和第三电容C104而连接于从芯片U2的第一时钟引脚，，所述从芯片U2的第一时钟引脚与第二时钟引脚之间连接有第四电阻R35；所述方法包括：当所述电路上电时，所述晶振Y1产生的频率信号同时传输至主芯片U1和从芯片U2的时钟引脚，以令所述主芯片U1和从芯片U2的时钟同步。本技术公开的用于实现时钟同步的晶振共用电路，其对时钟电路有高度同步要求，可以保证外围芯片和主芯片的时钟完全一致。同时，本技术在外围芯片待机或者断电的情况下，不影响主芯片时钟电路。此外，本技术可有效节省物料成本和加工成本。以上所述只是本技术较佳的实施例，并不用于限制本技术，凡在本技术的技术范围内所做的修改、等同替换或者改进等，均应包含在本技术所保护的范围内。本文档来自技高网...

【技术保护点】
一种用于实现时钟同步的晶振共用电路，其特征在于，包括有一主芯片(U1)、至少一个从芯片(U2)和晶振(Y1)，所述晶振(Y1)的第一端通过第二电容(C52)接地，所述晶振(Y1)的第二端通过第一电容(C58)接地，所述晶振(Y1)的第一端通过第一电阻(R29)而连接于主芯片(U1)的第一时钟引脚，所述晶振(Y1)的第二端连接于主芯片(U1)的第二时钟引脚，所述晶振(Y1)的第一端通过依次串联的第二电阻(R110)、电感(L48)和第三电容(C104)而连接于从芯片(U2)的第一时钟引脚，所述从芯片(U2)的第一时钟引脚与第二时钟引脚之间连接有第四电阻(R35)。

【技术特征摘要】
1.一种用于实现时钟同步的晶振共用电路，其特征在于，包括有一主芯片(U1)、至少一个从芯片(U2)和晶振(Y1)，所述晶振(Y1)的第一端通过第二电容(C52)接地，所述晶振(Y1)的第二端通过第一电容(C58)接地，所述晶振(Y1)的第一端通过第一电阻(R29)而连接于主芯片(U1)的第一时钟引脚，所述晶振(Y1)的第二端连接于主芯片(U1)的第二时钟引脚，所述晶振(Y1)的第一端通过依次串联的第二电阻(R110)、电感(L48)和第三电容(C104)而连接于从芯片(U2)的第一时钟引脚，所述从芯片(U2)的第一时钟引脚与第二时钟引脚之间连接有第四电阻...

【专利技术属性】
技术研发人员：黄海波，阳斌，
申请(专利权)人：深圳市芯智科技有限公司，
类型：新型
国别省市：广东,44