静电放电防护的电路布局结构以及小型化电子装置制造方法及图纸

本发明专利技术公开了一种适用于一小型化电子装置静电放电防护的电路布局结构以及一小型化电子装置。小型化电子装置包括一多层电路板以及一插件式组件。多层电路板包括至少一信号走线层以及至少一接地层。插件式组件包括至少一信号脚位，容纳在多层电路板的至少一贯孔中。电路布局结构设置在电路板中。电路布局结构包括一封闭走线，设置在多层电路板的信号走线层，且围绕多层电路板的至少一贯孔。封闭走线与接地层电性连接。通过封闭走线的围绕设置、利用接地贯孔电性连接至接地层、利用被动组件电性连接至接地层等技术方案，可以防护大量静电通过插件式组件的脚位进入其他信号走线，在小型化电子装置的设计中，不仅可以确切实施，还可有效降低制造成本。

Electrostatic discharge protection circuit layout structure and miniaturized electronic device

The invention discloses a circuit layout structure suitable for electrostatic discharge protection of a miniaturized electronic device and a miniaturized electronic device. The miniaturized electronic device includes a multilayer circuit board and a plug-in module. The multilayer circuit board comprises at least one signal line layer and at least one grounding layer. The plug-in assembly comprises at least one signal foot position, which is accommodated in at least the consistent hole of the multi-layer circuit board. The layout of the circuit is set in the circuit board. The circuit layout structure includes a closed line, a signal line layer arranged on the multilayer circuit board, and at least a consistent hole surrounding the multilayer circuit board. The closed line is connected with the electrical connection of the stratum. In the design of a miniaturized electronic device, a large amount of static electricity can be protected through the foot position of the plug-in component to other signal lines. Reduce the cost of manufacturing.

【技术实现步骤摘要】
静电放电防护的电路布局结构以及小型化电子装置
本专利技术涉及一种电路布局结构，特别涉及一种静电放电防护的电路布局结构。
技术介绍
近年来，电子装置的设计越趋轻薄短小，而且在穿戴式电子装置蓬勃发展的驱使硬盘，电子装置的小型化成为各家厂商趋之若鹜的研发方向。然而，在小型化的同时，也必须同时符合安全规范的各种规定，例如静电放电(ElectrostaticDischarge)的防护，即是现今小型化电子装置，尤其是穿戴式电子装置需要特别考虑的问题，因为穿戴式电子装置被人们穿戴在身体的某部位，人体经过摩擦后即会产生大量静电，对于穿戴式电子装置有直接且明显的影响。一般电子装置对于静电放电的防护会设置静电放电防护组件，然而小型化的情况下，各种电子组件密集地设置在电路板上，有时由于空间限制，因此不易设置静电放电防护组件。因此，如何利用电路布局结构进行静电放电的防护，实已成为目前业界的重要课题之一。
技术实现思路
本专利技术公开了一种适用一小型化电子装置静电放电防护的电路布局结构。小型化电子装置包括一多层电路板以及一插件式组件。多层电路板包括至少一信号走线层以及至少一接地层。插件式组件包括至少一信号脚位，容纳在多层电路板的至少一贯孔中。电路布局结构设置在电路板中。电路布局结构包括一封闭走线，设置在多层电路板的信号走线层，且围绕多层电路板的至少一贯孔。封闭走线与接地层电性连接。优选地，封闭走线包括至少一转折区域，转折区域大于90度或具有一圆弧导角。优选地，一第一接地贯孔设置在封闭走线的至少一转折区域，封闭走线通过第一接地贯孔电性连接接地层。优选地，封闭走线包括至少一直线区域，一第二接地贯孔、一第三接地贯孔以及一第四接地贯孔设置在封闭走线的至少一直线区域，第二接地贯孔与第三接地贯孔的一第一距离与第三接地贯孔与第四接地贯孔的一第二距离为相同距离，封闭走线通过第二接地贯孔、第三接地贯孔以及第四接地贯孔电性连接接地层。优选地，封闭走线的线宽大于等于6密耳(mil)。优选地，封闭走线与至少一贯孔的一距离大于5密耳(mil)。优选地，插件式组件包括一固定脚位，插件式组件的固定脚位通过一被动组件电性连接至一接地区域。优选地，封闭走线为一环形曲线。优选地，封闭走线为一具有大面积的走线。优选地，接地层邻设于信号走线层。本专利技术实施例公开了一种小型化电子装置。小型化电子装置包括一多层电路板以及一插件式组件。多层电路板包括一信号走线层以及一接地层。插件式组件包括至少一脚位。插件式组件的至少一脚位容纳在多层电路板的至少一贯孔中。一封闭走线设置在多层电路板的信号走线层，且围绕多层电路板的至少一贯孔，封闭走线与接地层电性连接。优选地，封闭走线包括至少一转折区域，转折区域大于90度或具有一圆弧导角。优选地，一第一接地贯孔设置在封闭走线的至少一转折区域，封闭走线通过第一接地贯孔电性连接接地层。优选地，封闭走线包括至少一直线区域，一第二接地贯孔、一第三接地贯孔以及一第四接地贯孔设置在封闭走线的至少一直线区域，第二接地贯孔与第三接地贯孔的一第一距离与第三接地贯孔与第四接地贯孔的一第二距离为相同距离，封闭走线通过第二接地贯孔、第三接地贯孔以及第四接地贯孔电性连接接地层。优选地，封闭走线的线宽大于等于6密耳(mil)。优选地，封闭走线与至少一贯孔的一距离大于5密耳(mil)。优选地，插件式组件包括一固定脚位，插件式组件的固定脚位通过一被动组件电性连接至一接地区域。优选地，封闭走线为一环形曲线。优选地，封闭走线为一具有大面积的走线。优选地，接地层邻设于信号走线层。综上所述，本专利技术实施例的电路布局结构，通过封闭走线的围绕设置、利用接地贯孔电性连接至接地层、利用被动组件电性连接至接地层等技术方案，可以防护大量静电通过插件式组件的脚位进入其他信号走线，在小型化电子装置的设计中，不仅可以确切实施，还可有效降低制造成本。为让本专利技术的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。附图说明图1为本专利技术实施例的小型化电子装置的示意图。图2为本专利技术实施例的多层电路板各板层的走线示意图。图3A为本专利技术实施例的多层电路板的一第一区域的底层走线示意图。图3B为本专利技术实施例的多层电路板的第一区域的信号走线层的走线示意图。图4为本专利技术实施例的多层电路板的第一区域的信号走线层的另一走线示意图。图5为本专利技术实施例的封闭走线的示意图。图6为本专利技术实施例的多层电路板的第一区域的另一底层走线示意图。具体实施方式在下文将参看附图更充分地描述各种例示性实施例，在附图中展示一些例示性实施例。然而，本专利技术概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的例示性实施例。确切而言，提供此等例示性实施例使得本专利技术将为详尽且完整，且将向本领域技术人员充分传达本专利技术概念的范畴。在诸图式中，可为了清楚而夸示层及区的大小及相对大小。类似数字始终指示类似组件。应理解，虽然本文中可能使用术语第一、第二、第三等来描述各种组件，但此等组件不应受此等术语限制。此等术语乃用以区分一组件与另一组件。因此，下文论述的第一组件可称为第二组件而不偏离本专利技术概念的教示。如本文中所使用，术语“及/或”包括相关联的列出项目中的任一者及一或多者的所有组合。以下将以至少一种实施例配合图式来说明所述小型化电子装置的静电放电防护的电路布局结构，然而，下述实施例并非用以限制本公开内容。本专利技术小型化电子装置的静电放电防护的电路布局结构的实施例请参照图1，图1绘示为本专利技术实施例的小型化电子装置的示意图。小型化电子装置1包括一第一壳体10、一第二壳体11、一多层电路板12以及一插件式组件13。插件式组件13设置在多层电路板12上，多层电路板12以及插件式组件13设置在第一壳体10与第二壳体11共同形成的一容纳空间中。在本实施例中，插件式组件13为一输入输出埠，例如：USB连接器。在其他实施例，插件式组件13可为其他连接器，在本专利技术中不作限制。多层电路板12的长宽尺寸约为70mm×100mm，多层电路板12上除了插件式组件13外，还有其他电子组件，例如：微处理器、内存、电源转换模块等，在本实施例中不作绘示以及描述。请参照图2，图2绘示为本专利技术实施例的多层电路板各板层的走线示意图。在本实施例中，第1层为顶层，第12层为底层，这两层一般为设置插件式组件或是贴片式组件的走线层。第2层、第5层、第8层以及第11层为接地层。第3层、第4层、第6层、第7层、第9层以及第10层为信号走线层。第7层则为电源层。主要的电源走线均设置在此层。在本实施例中，每一信号走线层(第3层、第4层、第6层、第7层、第9层以及第10层)在其邻侧均会设置一接地层(第2层、第5层、第8层以及第11层)。以下叙述信号走线层以第3层为例，接地层则以第2层为例，不赘述其他相同功能的走线层。请参照图3A、以及图3B以及图4。图3A绘示为本专利技术实施例的多层电路板的一第一区域的底层走线示意图。图3B绘示为本专利技术实施例的多层电路板的第一区域的信号走线层的走线示意图。图4绘示为本专利技术实施例的多层电路板的第一区域的信号走线层的另一走线示意图。图3A所示为多层电路板12的第一区域A1，也就是插件式组件13在底层的周边电路走线示意图。插件式组件13包括多个信号脚位(图未示)，容纳在第一本文档来自技高网...

【技术保护点】
一种适用一小型化电子装置静电放电防护的电路布局结构，其中，所述小型化电子装置包括一多层电路板以及一插件式组件，所述多层电路板包括至少一信号走线层以及至少一接地层，所述插件式组件包括至少一信号脚位，容纳在所述多层电路板的至少一贯孔中，所述电路布局结构设置在所述电路板中，其特征在于，所述电路布局结构包括：一封闭走线，设置在所述多层电路板的所述信号走线层，围绕所述多层电路板的所述至少一贯孔；其中，所述封闭走线与所述接地层电性连接。

【技术特征摘要】
1.一种适用一小型化电子装置静电放电防护的电路布局结构，其中，所述小型化电子装置包括一多层电路板以及一插件式组件，所述多层电路板包括至少一信号走线层以及至少一接地层，所述插件式组件包括至少一信号脚位，容纳在所述多层电路板的至少一贯孔中，所述电路布局结构设置在所述电路板中，其特征在于，所述电路布局结构包括：一封闭走线，设置在所述多层电路板的所述信号走线层，围绕所述多层电路板的所述至少一贯孔；其中，所述封闭走线与所述接地层电性连接。2.如权利要求1所述的电路布局结构，其特征在于，所述封闭走线包括至少一转折区域，所述转折区域大于90度或具有一圆弧导角。3.如权利要求2所述的电路布局结构，其特征在于，一第一接地贯孔设置在所述封闭走线的所述至少一转折区域，所述封闭走线通过所述第一接地贯孔电性连接所述接地层。4.如权利要求3所述的电路布局结构，其特征在于，所述封闭走线包括至少一直线区域，一第二接地贯孔、一第三接地贯孔以及一第四接地贯孔设置在所述封闭走线的所述至少一直线区域，所述第二接地贯孔与所述第三接地贯孔的一第一距离与所述第三接地贯孔与所述第四接地贯孔的一第二距离为相同距离，所述封闭走线通过所述第二接地贯孔、所述第三接地贯孔以及所述第四接地贯孔电性连接所述接地层。5.如权利要求1所述的电路布局结构，其特征在于，所述封闭走线的线宽大于等于6密耳。6.如权利要求1所述的电路布局结构，其特征在于，所述封闭走线与所述至少一贯孔的一距离大于5密耳。7.如权利要求1所述的电路布局结构，其特征在于，所述插件式组件包括一固定脚位，所述插件式组件的所述固定脚位通过一被动组件电性连接至一接地区域。8.如权利要求1所述的电路布局结构，其特征在于，所述封闭走线为一环形曲线。9.如权利要求1所述的电路布局结构，其特征在于，所述封闭走线为一具有大面积的走线。10.如权利要求1所述的电路布局结构，其特征在...

【专利技术属性】
技术研发人员：李昌明，
申请(专利权)人：研华股份有限公司，
类型：发明
国别省市：中国台湾,71