一种半导体结构制造技术

技术编号:17929519 阅读:25 留言:0更新日期:2018-05-15 13:20
本实用新型专利技术提供一种半导体结构,包括单元集成层;线路结构,形成于单元集成层上表面;具有由第二厚度减薄至第三厚度的第一层间介质层,第一层间介质层包覆线路结构,减薄以获得表面平坦化的第一层间介质层,第一厚度小于第二厚度,第三厚度小于第一厚度;及具有第四厚度的第二层间介质层,补偿沉积于具有第三厚度的第一层间介质层的表面,第二层间介质层修复第一层间介质层研磨产生的表面缺陷,第二层间介质层与第一层间介质层两者叠加为半导体结构所需要的层间介质层,第四厚度小于等于第三厚度。通过上述方案,本实用新型专利技术可以减少层间介质层中产生的刮伤,并提高产品良率,并降低了生产成本,实现了层间介质层厚度的精确控制。

A semiconductor structure

The utility model provides a semiconductor structure, including a unit integration layer, a line structure formed on the surface of the unit integration layer, a medium layer with second thickness thinning to third thickness, the first interlayer medium layer covering the line structure, the thinning to obtain the first interlayer medium layer of surface leveling, the first thick layer. The thickness less than second thickness, third thickness less than the first thickness, and the medium layer with second layers with fourth thickness, compensates to the surface of the medium layer with the first interlayer with third thickness, and the second layer medium layer repair the surface defect produced by the first layer medium layer grinding, the second layer medium layer and the first layer medium layer. The two layers are superimposed on the interlayer dielectric layer of the semiconductor structure, and the fourth thickness is less than or equal to third thickness. Through the above scheme, the utility model can reduce the scraping produced in the interlayer medium layer, improve the yield of the product, reduce the production cost, and realize the precise control of the thickness of the interlayer medium layer.

【技术实现步骤摘要】
一种半导体结构
本技术属于半导体工艺
,特别是涉及一种半导体结构。
技术介绍
随着半导体技术的不断发展,以及大规模集成电路互联层的不断增加,导电层和绝缘介质层的平坦化技术变得尤为关键。二十世纪80年代,由IBM公司首创的化学机械抛光(CMP)技术被认为是目前全局平坦化的最有效的方法。化学机械研磨(ChemicalMechanicalPolishing,CMP)工艺就是在无尘室的大气环境中,利用机械力对晶圆表面作用,在表面薄膜层产生断裂腐蚀的动力,使晶圆表面趋于平坦化,以便进行后续的工艺步骤(如光刻),而这部分必须籍由研磨液中的化学物质通过反应来增加其蚀刻的效率。CMP制程中最重要的两大组件便是研磨液(slurry)和研磨垫(platen)。研磨液通常是将一些很细的氧化物粉粒分散在水溶液中而制成,在CMP制程中,先让研磨液填充在研磨垫的空隙中,并提供了高转速的条件,让晶圆在高速旋转下和研磨垫与研磨液中的粉粒作用,同时控制下压的压力等其它参数,而研磨液、晶圆与研磨垫之间的相互作用,便是CMP中发生反应的焦点。而现有的半导体制造工艺中,介电层(InterlayerDielectrics,ILD)等的化学机械研磨,对于后继的半导体制作工艺步骤而言,具有均匀平坦的层间介质层是非常重要的,但是,经过化学机械研磨之后,层间介质层会产生大量的刮伤,会对产品良率造成很大的影响,并且现有的层间介质层的化学机械研磨形成过程中,需要较厚的原始层,这不仅增加了工艺的复杂性,也提高了加工成本。例如,在某半导体器件结构中,需要形成3000埃厚度的层间介质层,按照传统的化学机械研磨工艺,首先在该半导体器件结构表面形成一层9000埃厚度的原始层间介质层,接着,在碱性研磨液(如SS25E)下进行化学机械研磨至3000埃,才可以得到平坦化的层间介质层,其中,所述碱性研磨液的pH值大于10,其研磨需要去掉6000埃厚度的介质层,研磨时间大于120秒,产生大量的刮伤现象,良率较低。因此,提供一种改进的层间介质层的表面平坦方法以减少研磨产生的刮伤以及降低生产成本实属必要。
技术实现思路
鉴于以上所述现有技术的缺点,本技术的目的在于提供一种半导体结构,用于解决现有技术中层间介质层表面平坦化时产生刮伤等缺陷以及成本高的问题。为实现上述目的及其他相关目的,本技术提供一种层间介质层的表面平坦方法,包括如下步骤:1)提供一半导体结构,所述半导体结构预定义所需要的层间介质层的第一厚度,于所述半导体结构的单元集成层的上表面形成具有第二厚度的第一层间介质层,所述第一厚度小于所述第二厚度;2)以化学机械研磨方式采用研磨液对所述第一层间介质层进行过度研磨,以将所述第一层间介质层减薄至小于所述第一厚度,以获得表面平坦化的具有第三厚度的第一层间介质层,其中,所述研磨液为酸性研磨液,以缩短研磨时间并减少达到平坦化所需要去除的第一层间介质层的厚度,所述第三厚度小于所述第一厚度;以及3)于具有所述第三厚度的第一层间介质层表面进行补偿沉积,形成具有第四厚度的第二层间介质层,所述第二层间介质层修复所述过度研磨对所述第一层间介质层产生的表面缺陷,且所述第二层间介质层与所述第一层间介质层两者叠加为所述半导体结构所需要的层间介质层,并且所述第四厚度小于等于所述第三厚度。作为本技术的一种优选方案,步骤2)中,所述酸性研磨液的pH值为3~5。作为本技术的一种优选方案,步骤2)中,进行所述研磨的研磨时间小于100秒,进行所述研磨时的所述第一层间介质层的研磨速率大于4000埃/分钟,进行所述研磨时的研磨压力为4.0~4.5磅/平方英寸。作为本技术的一种优选方案,步骤3)中,所述第二层间介质层的材料与所述第一层间介质层的材料相同。作为本技术的一种优选方案,所述第一层间介质层以及所述第二层间介质层的材料均为氧化硅。作为本技术的一种优选方案,步骤3)中,所述第二层间介质层的所述第四厚度大于所述表面缺陷的深度,以填补并修复所述表面缺陷,且所述第二层间介质层的所述第四厚度依据所述第一层间介质层的所述第三厚度调控,以使所述第二层间介质层的所述第四厚度与所述第一层间介质层的所述第三厚度之和为所述半导体结构所需要的层间介质层的所述第一厚度。作为本技术的一种优选方案,所述第二层间介质层的所述第四厚度为300~1000埃,以修复所述表面缺陷并提供所述半导体结构所需要的层间介质层的平坦化表面。本技术还提供一种半导体结构,所述半导体结构预定义所需要的层间介质层的第一厚度,所述半导体结构包括:单元集成层;线路结构,形成于所述单元集成层的上表面;具有由第二厚度减薄至第三厚度的第一层间介质层,形成于所述单元集成层的上表面,所述第一层间介质层包覆所述线路结构,所述的减薄包含所述第一层间介质层以化学机械研磨方法过度研磨,以获得表面平坦化的第一层间介质层,所述第一厚度小于所述第二厚度,所述第三厚度小于所述第一厚度;以及具有第四厚度的第二层间介质层,补偿沉积于具有所述第三厚度的第一层间介质层的表面,所述第二层间介质层修复所述第一层间介质层研磨产生的表面缺陷,所述第二层间介质层与所述第一层间介质层两者叠加为所述半导体结构所需要的层间介质层,并且所述第四厚度小于等于所述第三厚度。作为本技术的一种优选方案,所述线路结构的第五厚度小于所述第一层间介质层的所述第三厚度,并且所述第一层间介质层与所述第二层间介质层覆盖于所述线路结构上的厚度在300~1000埃。作为本技术的一种优选方案,所述第二层间介质层的材料与所述第一层间介质层的材料相同。作为本技术的一种优选方案,所述第一层间介质层以及所述第二层间介质层的材料均为氧化硅。作为本技术的一种优选方案,所述第二层间介质层的所述第四厚度大于所述表面缺陷的深度,以填补并修复所述表面缺陷,且所述第二层间介质层的所述第四厚度依据所述第一层间介质层的所述第三厚度调控,以使所述第二层间介质层的所述第四厚度与所述第一层间介质层的所述第三厚度之和为所述半导体结构所需要的层间介质层的所述第一厚度。作为本技术的一种优选方案,所述第二层间介质层的所述第四厚度为300~1000埃,以修复所述表面缺陷并提供所述半导体结构所需要的层间介质层的平坦化表面。如上所述,本技术的半导体结构,具有以下有益效果:1)本技术提供的层间介质层的表面平坦方法,可以减少研磨过程在层间介质层中产生的刮伤,并进一步提高产品的良率;2)与传统的研磨方法相比,本技术的层间介质层的表面平坦方法由于沉积的原始介质层较薄,且研磨去除的层间介质层较少,降低了生产成本;3)本技术提供的层间介质层的表面平坦方法,由于进行了再沉积镀膜工艺,可以有效控制半导体结构所需要的层间介质层的厚度,实现了层间介质层厚度的精确控制。附图说明图1显示为本技术提供的层间介质层的表面平坦方法的工艺流程图。图2至图5显示为本技术的层间介质层的表面平坦方法中各步骤的结构示意图,其中:图2显示为本技术的层间介质层表面平坦方法中提供的半导体结构的示意图;图3显示为本技术的层间介质层表面平坦方法中形成第二厚度的第一层间介质层的结构示意图;图4显示为本技术的层间介质层表面平坦方法中本文档来自技高网
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一种半导体结构

【技术保护点】
一种半导体结构,其特征在于,所述半导体结构预定义所需要的层间介质层的第一厚度,所述半导体结构包括:单元集成层;线路结构,形成于所述单元集成层的上表面;具有由第二厚度减薄至第三厚度的第一层间介质层,形成于所述单元集成层的上表面,所述第一层间介质层包覆所述线路结构,所述的减薄包含所述第一层间介质层以化学机械研磨方法过度研磨,以获得表面平坦化的第一层间介质层,所述第一厚度小于所述第二厚度,所述第三厚度小于所述第一厚度;以及具有第四厚度的第二层间介质层,补偿沉积于具有所述第三厚度的第一层间介质层的表面,所述第二层间介质层修复所述第一层间介质层研磨产生的表面缺陷,所述第二层间介质层与所述第一层间介质层两者叠加为所述半导体结构所需要的层间介质层,并且所述第四厚度小于等于所述第三厚度。

【技术特征摘要】
1.一种半导体结构,其特征在于,所述半导体结构预定义所需要的层间介质层的第一厚度,所述半导体结构包括:单元集成层;线路结构,形成于所述单元集成层的上表面;具有由第二厚度减薄至第三厚度的第一层间介质层,形成于所述单元集成层的上表面,所述第一层间介质层包覆所述线路结构,所述的减薄包含所述第一层间介质层以化学机械研磨方法过度研磨,以获得表面平坦化的第一层间介质层,所述第一厚度小于所述第二厚度,所述第三厚度小于所述第一厚度;以及具有第四厚度的第二层间介质层,补偿沉积于具有所述第三厚度的第一层间介质层的表面,所述第二层间介质层修复所述第一层间介质层研磨产生的表面缺陷,所述第二层间介质层与所述第一层间介质层两者叠加为所述半导体结构所需要的层间介质层,并且所述第四厚度小于等于所述第三厚度。2.根据权利要求1所述的半导体结构,其特征在于,所述线路结构的第五厚度小于所述第一层间介质层的所述第三厚度,并且所述第...

【专利技术属性】
技术研发人员:不公告发明人
申请(专利权)人:睿力集成电路有限公司
类型:新型
国别省市:安徽,34

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