一种时间信息同步系统技术方案

本实用新型专利技术公开了一种时间信息同步系统，系统包括：依次连接的上位机、中频卡和多个信号源，中频卡包括：与上位机连接的FPGA芯片，与FPGA芯片连接的多个ADC子板和时间源编码模块，每个信号源连接一个ADC子板；FPGA芯片包括：与时间源编码模块连接的时间解码缓存模块，与时间解码缓存模块连接的多个数据融合模块，多个FIFO存储器，以及与多个FIFO存储器和上位机连接的PCI‑E控制器，其中，每个数据融合模块均连接一个FIFO存储器和一个ADC子板。本实用新型专利技术的有益效果是：通过FPGA芯片实现时间信息传输与管理功能，并在触发信号的控制下实现AD数据与时间戳数据的融合，实现高速AD采集的时间同步。

【技术实现步骤摘要】
一种时间信息同步系统
本技术涉及信号处理领域，特别涉及一种时间信息同步系统。
技术介绍
高速AD数据采集广泛应用于军事、航天、航空、铁路、机械等诸多行业。区别于中速及低速数据采集系统，高速数据采集系统内部包含高速电路，可实现高频模拟信号的高精度采样，在雷达、声纳、软件无线电、瞬态信号测试等领域得到广泛应用。高速AD数据采集系统中，由于采样频率高，并且常将多路高速AD与视频、高速串口等各种其他信号同时采集，因此各种信号之间的时间同步性对于整体系统至关重要。目前国内尚无针对高速AD采集的时间同步方案。
技术实现思路
本技术提供了一种时间信息同步系统，解决了现有技术的技术问题。本技术解决上述技术问题的技术方案如下：一种时间信息同步系统，包括：依次连接的上位机、中频卡和多个信号源，所述中频卡包括：FPGA芯片，多个ADC子板和时间源编码模块；所述FPGA芯片包括：时间解码缓存模块、多个数据融合模块、多个FIFO存储器和PCI-E控制器；每个信号源的一个输出端连接一个ADC子板，该ADC子板连接一个数据融合模块，另一个输出端连接该数据融合模块；所述时间源编码模块、所述时间解码缓存模块和所述多个数据融合模块依次连接，每个数据融合模块连接一个FIFO存储器，所述多个FIFO存储器、所述PCI-E控制器和所述上位机依次连接。本技术的有益效果是：通过FPGA芯片实现时间信息传输与管理功能，并在触发信号的控制下实现AD数据与时间戳数据的融合，实现高速AD采集的时间同步，还通过PCI-E控制器对各路数据进行调度并上传至上位机。在上述技术方案的基础上，本技术还可以做如下改进。优选地，所述时间源编码模块包括：互相连接的GPS模块和时间编码模块，所述时间编码模块通过LVDS接口连接所述时间解码缓存模块。优选地，所述PCI-E控制器包括：依次连接的数据调度模块、DMA控制器和发送引擎，所述多个FIFO存储器连接所述数据调度模块，所述发送引擎通过PCI-EX8总线连接所述上位机。优选地，每个信号源的一个输出端通过第一SMA连接器连接一个ADC子板，该ADC子板连接一个数据融合模块，该信号源的另一个输出端通过第二SMA连接器连接该数据融合模块。优选地，每个ADC子板包括：互相连接的ADC模块和锁相环电路，每个ADC模块通过FMC接口连接一个数据融合模块。优选地，所述中频卡还包括：多个DDR3控制器，每个DDR3控制器连接一个FIFO存储器。优选地，所述中频卡还包括：电源管理器，所述电源管理器连接所述多个DDR3控制器和所述FPGA芯片。附图说明图1为本技术实施例提供的一种时间信息同步系统的结构示意图；图2为本技术另一实施例提供的一种时间信息同步系统的结构示意图；图3为本技术另一实施例提供的一种时间信息同步系统的结构示意图。具体实施方式以下结合附图对本技术的原理和特征进行描述，所举实例只用于解释本技术，并非用于限定本技术的范围。如图1所示，一种时间信息同步系统，包括：依次连接的上位机1、中频卡2和多个信号源3，所述中频卡2包括：FPGA芯片21，多个ADC子板22和时间源编码模块23；所述FPGA芯片21包括：时间解码缓存模块211、多个数据融合模块212、多个FIFO存储器213和PCI-E控制器214；每个信号源3的一个输出端连接一个ADC子板22，该ADC子板22连接一个数据融合模块212，另一个输出端连接该数据融合模块212；所述时间源编码模块23、所述时间解码缓存模块211和所述多个数据融合模块212依次连接，每个数据融合模块212连接一个FIFO存储器213，所述多个FIFO存储器213、所述PCI-E控制器214和所述上位机1依次连接。采用XilinxFPGA芯片实现时间信息传输与管理功能，并在触发信号的控制下实现AD数据与时间戳数据的融合，实现高速AD采集的时间同步，还通过PCI-E控制器对各路数据进行调度并上传至上位机。具体地，时间源编码模块包括：互相连接的GPS模块和时间编码模块，时间编码模块通过LVDS接口连接时间解码缓存模块。如图2所示，PCI-E控制器包括：依次连接的数据调度模块、DMA控制器和发送引擎，多个FIFO存储器连接数据调度模块，发送引擎通过PCI-EX8总线连接上位机。每个信号源通过第一SMA连接器连接一个ADC子板，该ADC子板连接一个数据融合模块，该信号源通过第二SMA连接器连接该数据融合模块。如图3所示，每个信号源的一个输出端通过第一SMA连接器连接一个ADC子板，该ADC子板连接一个数据融合模块，该信号源的另一个输出端通过第二SMA连接器连接该数据融合模块。中频卡还包括：多个DDR3控制器，每个DDR3控制器连接一个FIFO存储器。中频卡还包括：电源管理器，电源管理器连接多个DDR3控制器和FPGA芯片。本技术方案的优点如下：1)使用FPGA实现高速ADC控制、采集；2)实现与时间戳下发单元的接口通信；3)实现时间戳的累加、比对等算法；4)将时间戳、AD信息在触发信号控制下实现数据融合；5)将数据缓存于各路缓存模块中；6)PCIE调度并将各路数据上传至上位机。GPS模块从GPS卫星实时获取时间信息，时间编码模块负责配置GPS芯片工作模式，接收GPS模块时间并依据事先定义的LVDS串行协议将时间信息串化为LVDS信号并下发到FPGA。FPGA负责接收上位机的配置信息，如采样率、采样长度、采样开始等，并控制AD数据的上传、编解码等工作。FPGA实时连续获取时间源下发的串行LVDS时间信息，并解串为并行的时间戳进行缓存。与此同时，多路模拟信号与触发信号通过SMA进入系统，并经过高速ADC转化为数字信号，传输到FPGA。数据融合模块在触发信号的驱动下，依据上位机通过PCIE下发的采样长度、采样延迟等配置信息，将一定量的AD数据和时间戳信息按照协议打包发往后端FIFO缓存。DDR3控制器依据FIFO剩余数据量以及PCIE数据池数据量动态控制DDR输入输出。PCIE高速接口模块根据前端各路缓存模块数据量的大小，通过多路调度，以DMA方式循环发送各路数据。一种时间信息同步方法，包括：S1、GPS模块从GPS卫星实时获取时间信息，并将时间信息发送至时间编码模块，时间编码模块根据预设的LVDS串行协议将接收到的时间信息串化为LVDS信号发送至FPGA芯片；S2、多个信号源分别将多路模拟信号发送至多个ADC子板，每个ADC子板将接收到的模拟信号转换为数字信号发送至FPGA芯片，每个信号源还将该模拟信号对应的触发信号发送至FPGA芯片；S3、FPGA芯片接收LVDS信号、每路数字信号和每路数字信号对应的触发信号，将LVDS信号解串为时间戳信息，对时间戳信息进行缓存；S4、FPGA芯片在每路触发信号的驱动下，根据上位机经PCI-E控制器下发的配置信息，将每路触发信号对应的数字信号和时间戳信息打包发送至一个FIFO存储器缓存，经每个FIFO存储器发送至PCI-E控制器；S5、PCI-E控制器根据每个FIFO存储器的剩余数据量对接收到的数据包进行调度并上传至上位机。DDR3控制器根据自身连接的FIFO存储器的剩余数据量和PCI-E控制器中的PCI-E数据池的数据本文档来自技高网...

【技术保护点】
一种时间信息同步系统，其特征在于，包括：依次连接的上位机、中频卡和多个信号源，所述中频卡包括：FPGA芯片，多个ADC子板和时间源编码模块；所述FPGA芯片包括：时间解码缓存模块、多个数据融合模块、多个FIFO存储器和PCI‑E控制器；每个信号源的一个输出端连接一个ADC子板，该ADC子板连接一个数据融合模块，另一个输出端连接该数据融合模块；所述时间源编码模块、所述时间解码缓存模块和所述多个数据融合模块依次连接，每个数据融合模块连接一个FIFO存储器，所述多个FIFO存储器、所述PCI‑E控制器和所述上位机依次连接。

【技术特征摘要】
1.一种时间信息同步系统，其特征在于，包括：依次连接的上位机、中频卡和多个信号源，所述中频卡包括：FPGA芯片，多个ADC子板和时间源编码模块；所述FPGA芯片包括：时间解码缓存模块、多个数据融合模块、多个FIFO存储器和PCI-E控制器；每个信号源的一个输出端连接一个ADC子板，该ADC子板连接一个数据融合模块，另一个输出端连接该数据融合模块；所述时间源编码模块、所述时间解码缓存模块和所述多个数据融合模块依次连接，每个数据融合模块连接一个FIFO存储器，所述多个FIFO存储器、所述PCI-E控制器和所述上位机依次连接。2.根据权利要求1所述的一种时间信息同步系统，其特征在于，所述时间源编码模块包括：互相连接的GPS模块和时间编码模块，所述时间编码模块通过LVDS接口连接所述时间解码缓存模块。3.根据权利要求1所述的一种时间信息同步系统，其特征在于，所述PCI-E控制器包括：依次连接的数据...

【专利技术属性】
技术研发人员：褚毅宏，王锋，吴树奎，李瑞峰，魏磊，朱志凯，何广印，刘锦，
申请(专利权)人：武汉华讯国蓉科技有限公司，
类型：新型
国别省市：湖北,42