收发一体处理板卡系统技术方案

本发明专利技术公开了收发一体处理板卡系统，包括信号采集回放板以及数字信号处理板；所述信号采集回放板包括8路AD采集模块、2路捷变频射频收发模块、时钟电路；所述信号采集回放板采用FMC连接器与数字信号处理板连接；收发一体处理板卡主要完成阵列信号的A/D采集、阵列接收处理、组合导航接收处理、发射信号生成以及监控信息收发业务，通过ADC采用FMC子卡结构，和FMC接口的数字信号处理板搭配使用，板间数据交换包括：AD采集模块总共包括16对高速串行LVDS总线传输ADC数据；捷变频射频收发模块的两片芯片总共包括了24对高速串行LVDS信号传输ADC和DAC数据，实现具备8通道固定频点阵列信号A/D采集与接收处理能力，具备2通道捷变频信号收发处理能力。

【技术实现步骤摘要】
收发一体处理板卡系统
本专利技术涉及收发一体处理板卡，具体涉及收发一体处理板卡系统。
技术介绍
随着电子技术的发展和进步，各种电子仪器和设备的普遍使用，对于电子信号的要求越来越高，信号的接收和发射在电子通信领域起着至关重要的作用，提高信号的传输速率，增加信号收发器的数据处理，在使用中需要更多的功能来满足生产研发需要。现有的电子仪器和设备都有远程通信的功能，基本都是通过发射天线和接收天线的共同作用，对信号进行发射和接收来实现信息和数据的传递，但是带有数据处理能力的收发一体板还没有。
技术实现思路
提供收发一体处理板卡系统，具备8通道固定频点阵列信号A/D采集与接收处理能力，具备2通道捷变频信号收发处理能力。本专利技术通过下述技术方案实现：收发一体处理板卡系统，包括信号采集回放板以及数字信号处理板；所述信号采集回放板包括8路AD采集模块、2路捷变频射频收发模块、时钟电路；所述信号采集回放板采用FMC连接器与数字信号处理板连接。考虑板卡的通用性，通过ADC采用FMC子卡结构，和FMC接口的数字信号处理板搭配使用，板间数据交换包括：AD采集模块总共包括16对高速串行LVDS总线传输ADC数据，4对LVDS时钟以及SPI和控制IO，其中为了保证两片AD采集模块芯片的采集信号的同步，LVDS数据和时钟要放到同一个FPGA_bank上；捷变频射频收发模块的两片芯片总共包括了24对高速串行LVDS信号传输ADC和DAC数据，总共16根控制IO，两组CLK以及SPI控制总线引到FMC连接器，其中LVDS高速串行信号和时钟要放到同一个FPGA_bank；实现具备8通道固定频点阵列信号A/D采集与接收处理能力，具备2通道捷变频信号收发处理能力。进一步的，AD采集芯片选用AD9653BCPZ-125。AD9653是一款4通道、16位、125MSPS模数转换器(ADC)，内置片内采样保持电路，专门针对低成本、低功耗、小尺寸和易用性而设计；该产品的转换速率最高可达125MSPS，具有杰出的动态性能与低功耗特性，对小封装尺寸的应用很有意义，该ADC要求采用1.8V单电源供电以及LVPECL/CMOS/LVDS兼容型采样速率时钟信号，以便充分发挥其工作性能；对于大多数应用来说，无需外部基准电压源或驱动器件。进一步的，捷变频收发芯片选用两片AD9364BBCZ。AD9364是一款1x1通道高性能、高集成度RF捷变收发器；该器件的可编程性和宽带能力使其成为多种收发器应用的理想选择；该器件集RF前端与灵活的混合信号基带部分为一体，集成频率合成器，为处理器提供可配置数字接口，从而简化设计导入；AD9364工作频率范围为70MHz至6.0GHz，涵盖大部分特许执照和免执照频段，支持的通道带宽范围为200kHz以下至56MHz。进一步的，数字信号处理板采用DSP+FPGA的构架，DSP采用TMS320C6455BZTZA处理器，FPGA采用XC7VX485T-2FFG1157。XC7VX485T-2FFG1157的IO信号有600根IO信号，20对serdes高速收发串行总线，综合整板的信号，与DSP连接的IO信号不超过100根，除去与FMC采集回放卡连接的信号，其他所有的IO接口信号统计不超过150根，因此，FPGA的IO与FMC连接不少于350根，实际FMC的通用IO总线不超过200根，FPGA可以将FMC的IO口引满，考虑到通用性，所有的IO口均采用LVDS差分走线；既可以用于LVDS高速串行总线，也可以用于单端控制信号。本专利技术与现有技术相比，具有如下的优点和有益效果：1、本专利技术收发一体处理板卡系统，通过ADC采用FMC子卡结构，和FMC接口的数字信号处理板搭配使用，板间数据交换包括：AD采集模块总共包括16对高速串行LVDS总线传输ADC数据，4对LVDS时钟以及SPI和控制IO，其中为了保证两片AD采集模块芯片的采集信号的同步，LVDS数据和时钟要放到同一个FPGA_bank上；捷变频射频收发模块的两片芯片总共包括了24对高速串行LVDS信号传输ADC和DAC数据，总共16根控制IO，两组CLK以及SPI控制总线引到FMC连接器，其中LVDS高速串行信号和时钟要放到同一个FPGA_bank；实现具备8通道固定频点阵列信号A/D采集与接收处理能力，具备2通道捷变频信号收发处理能力；2、本专利技术收发一体处理板卡系统，AD9653是一款4通道、16位、125MSPS模数转换器(ADC)，内置片内采样保持电路，专门针对低成本、低功耗、小尺寸和易用性而设计；该产品的转换速率最高可达125MSPS，具有杰出的动态性能与低功耗特性，对小封装尺寸的应用很有意义，该ADC要求采用1.8V单电源供电以及LVPECL/CMOS/LVDS兼容型采样速率时钟信号，以便充分发挥其工作性能；对于大多数应用来说，无需外部基准电压源或驱动器件；3、本专利技术收发一体处理板卡系统，AD9364是一款1x1通道高性能、高集成度RF捷变收发器；该器件的可编程性和宽带能力使其成为多种收发器应用的理想选择；该器件集RF前端与灵活的混合信号基带部分为一体，集成频率合成器，为处理器提供可配置数字接口，从而简化设计导入；AD9364工作频率范围为70MHz至6.0GHz，涵盖大部分特许执照和免执照频段，支持的通道带宽范围为200kHz以下至56MHz。附图说明此处所说明的附图用来提供对本专利技术实施例的进一步理解，构成本申请的一部分，并不构成对本专利技术实施例的限定。在附图中：图1为本专利技术总体组成框图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本专利技术作进一步的详细说明，本专利技术的示意性实施方式及其说明仅用于解释本专利技术，并不作为对本专利技术的限定。实施例如图1所示，本专利技术收发一体处理板卡系统，包括信号采集回放板以及数字信号处理板；所述信号采集回放板包括8路AD采集模块、2路捷变频射频收发模块、时钟电路；所述信号采集回放板采用FMC连接器与数字信号处理板连接；AD采集模块芯片采用AD9653BCPZ-125；捷变频收发芯片选用两片AD9364BBCZ；数字信号处理板采用DSP+FPGA的构架，DSP采用TMS320C6455BZTZA处理器，FPGA采用XC7VX485T-2FFG1157。实施时，收发一体化板卡由信号采集回放板和数字信号处理板组成，总体尺寸不超过135×135×40mm，由于整个收发一体化板卡要安装的J30J连接器，LED等，RJ45等接口都是放到数字信号处理板上的，则采集回放板尺寸要扣接到数字信号处理板上要留出上述连接器的位置；数字信号处理卡按照135×135mm全尺寸设计，而信号采集回放卡则必须小于该尺寸，初步定为115×115mm；整个收发一体化板卡高度按照不超过40mm设计；实施时，整板电源设计，子卡供电通过板上DC-DC供电，载板提供5V供电和IO辅助电源，根据资料，AD9653需要供电分别为+1.8VA，+1.8VD,+1.3VREF，单片最大功耗708mW；AD9364需要供电分别为+1.3V，辅助DAC电压3.3V，+1.0VREF参考电压，1.8V最大电流不超过330mA，+3.3V最大电流不超过；AD9522主要供电为+3.3V本文档来自技高网...

【技术保护点】
收发一体处理板卡系统，其特征在于，包括信号采集回放板以及数字信号处理板；所述信号采集回放板包括8路AD采集模块、2路捷变频射频收发模块、时钟电路；所述信号采集回放板采用FMC连接器与数字信号处理板连接。

【技术特征摘要】
1.收发一体处理板卡系统，其特征在于，包括信号采集回放板以及数字信号处理板；所述信号采集回放板包括8路AD采集模块、2路捷变频射频收发模块、时钟电路；所述信号采集回放板采用FMC连接器与数字信号处理板连接。2.根据权利要求1所述的收发一体处理板卡系统，其特征在于，所述AD采集模块芯片采用AD9653BCPZ-12...

【专利技术属性】
技术研发人员：夏思宇，荣彬杰，吴东，
申请(专利权)人：成都普诺科技有限公司，
类型：发明
国别省市：四川,51