一种异质结沟槽绝缘栅型场效应管制造技术

本发明专利技术公开了一种异质结沟槽绝缘栅型场效应管，属于半导体功率器件技术领域。本发明专利技术通过将传统SiC UMOS器件的沟道体区与源区采用硅材料替换异质结UMOS器件，利用硅与二氧化硅之间良好的界面态以及硅材料的低禁带宽度，在保证反向耐压的同时，降低了导通电阻，提高了正向电流，并且在外加栅压使得沟道MOS电容迅速减小，栅压达到阈值电压后，反向传输电容减小，从而得到提高了器件的开关速度，降低了器件的开关损耗。并且通过合理设置保护区和JFET区，解决了由于SiC与Si界面势垒损害器件正向导通性能的问题以及由于沟槽栅结构底部电场集中效应、栅氧化层稳定性差以及硅低禁带宽度所导致耐压特性不足的问题，使得器件具有良好的反向耐压能力。

A heterojunction trench insulated gate type field effect tube

The invention discloses a heterojunction trench insulated gate type field effect transistor, which belongs to the technical field of semiconductor power devices. By replacing the heterojunction UMOS device with the silicon material in the channel body area of the traditional SiC UMOS device and the source region, the good interface state between silicon and silicon dioxide and the low band gap width of silicon materials are used to reduce the conduction resistance and improve the positive current while the external pressure is made. The capacitance of the channel MOS decreases rapidly. After the gate voltage reaches the threshold voltage, the reverse transmission capacitance decreases, thus the switching speed of the device is improved and the switching loss of the device is reduced. And by reasonably setting up the protection area and the JFET area, the problem of the forward conduction of the barrier damage device of the SiC and the Si interface is solved, and the problem of the low voltage resistance due to the electric field concentration effect at the bottom of the groove gate, the poor stability of the gate oxide layer and the low band gap width can be solved, so that the device has a good reverse resistance. Pressure ability.

【技术实现步骤摘要】
一种异质结沟槽绝缘栅型场效应管
本专利技术属于半导体功率器件
，特别涉及一种异质结沟槽绝缘栅型场效应管。
技术介绍
宽禁带半导体材料碳化硅(SiC)是制备高压电力电子器件的理想材料，相较于硅材料，SiC材料具有击穿电场强度高(4×106V/cm)、载流子饱和漂移速度高(2×107cm/s)、热导率高及热稳定性好等优点，因此特别适合用于制作大功率、高压、高温和抗辐射的电子器件。采用SiC材料制作的U型槽栅型场效应晶体管(SiCUMOS)是目前发展前景最好的功率MOS器件之一，相对于其他两种典型垂直功率MOS器件——VVMOS和VDMOS，UMOS解决了VVMOS器件所存在的V型槽腐蚀难以，栅氧化层暴露，阈值电压不稳定，可靠性不高诸多问题；同时也避免了VDMOS存在的JFET效应，因此相较VVMOS、VDMOS二者拥有较低的开态电阻和更低的功耗损失；此外，由于UMOS具有较小的元胞尺寸，故有利于实现更高的沟道密度。然而，SiCMOS器件普遍存在一个问题，即载流子沟道迁移率很低。这一问题的根本原因在于：SiC/SiO2界面的高界面态。对于SiCMOS器件，沟道处的高界面态俘获电荷会形成大量散射中心，扰乱沟道内的载流子的传输，从而大大降低反型层载流子的平均漂移速度和迁移率。一方面，由于在忽略电极的欧姆接触电阻的情况下，UMOS器件的正向导通电阻主要为漂移区电阻加沟道电阻，因为沟道电子迁移率远远低于体迁移率，所以导致沟道电阻远远大于漂移区电阻，因此沟道电子迁移率是影响导通电阻的最主要因素。由低沟道载流子迁移率所引起器件导通电阻过高的问题，已经成为了SiCMOS器件所面临的最大问题，也是本领域技术人员亟待解决的技术问题。另一方面，高界面态和宽禁带宽度还会带来沟道电容较大的问题，进而导致器件的开关速度变慢，损耗增大。
技术实现思路
鉴于现有技术所存在的不足，本专利技术的专利技术目的在于：针对SiCMOS器件载流子迁移率低和沟道电容较大等问题，提出了一种异质结沟槽绝缘栅型场效应管，通过将传统SiCUMOS器件的沟道体区与源区采用硅材料替换，利用硅与二氧化硅之间良好的界面态以及硅材料的窄禁带宽度，达到增大器件正向电流、降低反向传输电容和降低开关损耗的目的。本专利技术为解决上述问题所采用的技术方案如下：一种异质结沟槽绝缘栅型场效应管，包括：第一导电类型半导体漏极欧姆接触区8，其正面和背面依次设有第一导电类型半导体漂移区7和漏电极9，第一导电类型半导体漂移区7的顶层中央具有沿器件垂直方向设置的沟槽，沟槽中设有栅电极1，栅电极1与沟槽内壁之间设有栅氧化层2，沟槽两侧的第一导电类型半导体漂移区7的顶层分别设有与栅氧化层2相接触的第二导电类型半导体沟道体区6，第二导电类型半导体沟道体区6的顶层设有与栅氧化层2相接触的第一导电类型半导体源区3，第一导电类型半导体源区3和第二导电类型半导体沟道体区6均与设于其上方的源电极4等电位；其特征在于：第一导电类型半导体源区3和第二导电类型半导体沟道体区6的材料为硅材料，第一导电类型半导体漂移区7和第一导电类型半导体漏极欧姆接触区8的材料为碳化硅。进一步的是，本专利技术中第二导电类型半导体沟道体区6与源电极4之间通过第二导电类型半导体源极欧姆接触区5相连实现等电位。进一步的是，为了避免栅氧化层2和第二导电类型半导体沟道体区6沟道中的电场过高，本专利技术在第一导电类型半导体漂移区7中设置了第二导电类型半导体保护区10对电场进行屏蔽，所述第二导电类型半导体保护区10位于沟槽底部下方。进一步的是，为了避免第二导电类型半导体保护区10与第一导电类型半导体漂移区7所形成PN结的势垒区宽度过大从而形成JEFT效应，本专利技术在第一导电类型半导体漂移区7中设置了与第二导电类型半导体保护区10相接触的第一导电类型半导体JFET区11以保证器件正向特性，具体地，第一导电类型半导体JFET区11的掺杂浓度大于第一导电类型半导体漂移区7的掺杂浓度；所述第一导电类型半导体JFET区11位于第二导电类型半导体保护区10的上方和/或第二导电类型半导体保护区10之间。具体地，本专利技术中第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体或者本专利技术中第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。作为优选方式，本专利技术中P型半导体沟道体区6的掺杂浓度为1×1017cm-3，N型半导体漂移区7为4×1015cm-3。作为优选方式，本专利技术中P型半导体保护区10厚度为1.5μm，掺杂浓度为1×1018cm-3；作为优选方式，第二导电类型半导体保护区10为凹槽状，使得源电极4延伸进入第二导电类型半导体保护区10内，源电极4的宽度为0.6μm，其深入P型半导体保护区10的深度为1.2μm。作为优选方式，N型半导体JFET区11的厚度为1.5μm，掺杂浓度为2×1016cm-3。本专利技术技术方案为了解决现有SiCUMOS器件由于栅氧化层与第二导电类型半导体沟道体区6之间的接触界面处的沟道反型层中载流子迁移率过低所导致的器件导通电阻过大这一问题，利用硅材料与栅氧化层材料即二氧化硅形成界面具有良好界面特性，沟道层界面态密度很低，因此沟道的载流子迁移率为硅材料体迁移率的一半左右，远高于现有工艺下碳化硅与二氧化硅界面处的载流子迁移率，从而有效降低导通电阻，进而增大了器件的正向电流；再者，由于硅材料禁带宽度小，使得同等栅压下的沟道载流子密度大大提高，同时在外加栅压作用下沟道MOS电容迅速减小，使得栅压达到阈值电压后，反向传输电容减小，从而得到更好的开关特性；另外，利用外加栅压在碳化硅一侧形成积累层，能带下降，从而使得硅与碳化硅这两种电子亲和势不同材料在界面处所形成的电子势垒变窄，通过载流子(电子或空穴)在量子隧穿效应的作用下通过上述电子势垒，进而避免对器件的正向特性带来不良影响。相比现有技术，本专利技术的有益效果是：本专利技术提供的SiC与Si这两种材料形成的异质结UMOS器件，在保证反向耐压的同时，降低了导通电阻，提高了正向电流，并且在外加栅压使得沟道MOS电容迅速减小，栅压达到阈值电压后，反向传输电容减小，从而得到提高了器件的开关速度，降低了器件的开关损耗。附图说明图1是传统SiCU型沟槽绝缘栅型场效应管(简称为SiCUMOS)的结构示意图。图2是本专利技术实施例1提供的SiC/Si异质结U型沟槽绝缘栅型场效应管(简称为SiC/SiUMOS)的结构示意图。图3是本专利技术实施例2提供的SiC/Si异质结U型沟槽绝缘栅型场效应管的结构示意图。图4是本专利技术实施例3提供的SiC/Si异质结U型沟槽绝缘栅型场效应管的结构示意图。图5是传统SiCUMOS结构与本专利技术实施例3提供的SiC/SiUMOS的反向耐压对比图。图6是传统SICUMOS结构与本专利技术实施例3提供的SiC/SiUMOS的正向导通电阻对比图。图7是本专利技术提供的SiC/SiUMOS的异质结界面处的能带结构与隧穿效应示意图。图8是未加栅压和外加正向栅压情况下异质结界面的导带对比(位置与x坐标如图2中箭头所示)。图9为传统SiCUMOS结构与本专利技术实施例3提供的SiC/SiUMOS的迁移率分布对比图。图10为本专利技术实施例3提供的SiC/SiUMOS与未采用SiC/Si异质结的DTMOS结构的开关对比图本文档来自技高网...

【技术保护点】
一种异质结沟槽绝缘栅型场效应管，包括：第一导电类型半导体漏极欧姆接触区(8)，其正面和背面依次设有第一导电类型半导体漂移区(7)和漏电极(9)，第一导电类型半导体漂移区(7)的顶层中央具有沿器件垂直方向设置的沟槽，沟槽中设有栅电极(1)，栅电极(1)与沟槽内壁之间设有栅氧化层(2)，沟槽两侧的第一导电类型半导体漂移区(7)的顶层分别设有与栅氧化层(2)相接触的第二导电类型半导体沟道体区(6)，第二导电类型半导体沟道体区(6)的顶层设有与栅氧化层(2)相接触的第一导电类型半导体源区(3)，第一导电类型半导体源区(3)和第二导电类型半导体沟道体区(6)均与源电极(4)等电位；其特征在于：第一导电类型半导体源区(3)和第二导电类型半导体沟道体区(6)的材料为硅材料，第一导电类型半导体漂移区(7)和第一导电类型半导体漏极欧姆接触区(8)的材料为碳化硅。

【技术特征摘要】
1.一种异质结沟槽绝缘栅型场效应管，包括：第一导电类型半导体漏极欧姆接触区(8)，其正面和背面依次设有第一导电类型半导体漂移区(7)和漏电极(9)，第一导电类型半导体漂移区(7)的顶层中央具有沿器件垂直方向设置的沟槽，沟槽中设有栅电极(1)，栅电极(1)与沟槽内壁之间设有栅氧化层(2)，沟槽两侧的第一导电类型半导体漂移区(7)的顶层分别设有与栅氧化层(2)相接触的第二导电类型半导体沟道体区(6)，第二导电类型半导体沟道体区(6)的顶层设有与栅氧化层(2)相接触的第一导电类型半导体源区(3)，第一导电类型半导体源区(3)和第二导电类型半导体沟道体区(6)均与源电极(4)等电位；其特征在于：第一导电类型半导体源区(3)和第二导电类型半导体沟道体区(6)的材料为硅材料，第一导电类型半导体漂移区(7)和第一导电类型半导体漏极欧姆接触区(8)的材料为碳化硅。2.根据权利要求1所述的一种异质结沟槽绝缘栅型场效应管，其特征在于：第二导电类型半导体沟道体区(6)与源电极(4)之间通过第二导电类型半导体源极欧姆接触区(5)相连实现等电位。3.根据权利要求1所述的一种异质结沟槽绝缘栅型场...

【专利技术属性】
技术研发人员：张有润，陈航，路统霄，顾航，李俊焘，胡刚毅，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51