一种低电压应用的双自举采样开关电路制造技术

本发明专利技术涉及CMOS模拟集成电路设计技术领域。本发明专利技术公开了一种低电压应用的双自举采样开关电路，包括充电电路、开关电压控制电路、充电电容单元和采样开关通路，所述充电电容单元包括充电电容Cb1和Cb2，当时钟信号clkb为第一电平时，所述充电电路用于控制电源电压对充电电容Cb1和Cb2进行并联充电，并将采样开关通路的控制端接地，关闭采样开关通路；当时钟信号clkb为第二电平时，所述开关电压控制电路用于控制充电电容Cb1和Cb2串联后为采样开关通路的控制端供电，使采样开关通路开启进行采样。本发明专利技术可以在极低的电源电压下实现开关控制电压两倍提升，完成采样开关通路的导通与关断，且信号采样精度高。

【技术实现步骤摘要】
一种低电压应用的双自举采样开关电路
本专利技术属于CMOS模拟集成电路设计
，具体地涉及一种低电压应用的双自举采样开关电路。
技术介绍
在穿戴式生理信号检测芯片中，低功耗逐次逼近模数转换器的电源电压可能低至200-300mV。而晶体管的阈值电压仍维持在300mV左右。如果仍沿用传统的增益自举开关来完成信号采样，此时电源电压接近或者小于晶体管的阈值电压，容易造成开关晶体管无法导通的情况。即使电源电压与晶体管阈值电压相当，也仅仅是使开关晶体管处于弱反型状态，还是会造成信号采样精度的大幅下降。
技术实现思路
本专利技术的目的在于提供一种低电压应用的双自举采样开关电路用以解决上述的问题。为实现上述目的，本专利技术采用的技术方案为：一种低电压应用的双自举采样开关电路，包括充电电路、开关电压控制电路、充电电容单元和采样开关通路，所述充电电容单元包括充电电容Cb1和Cb2，当时钟信号clkb为第一电平时，所述充电电路用于控制电源电压对充电电容Cb1和Cb2进行并联充电，并将采样开关通路的控制端接地，关闭采样开关通路；当时钟信号clkb为第二电平时，所述开关电压控制电路用于控制充电电容Cb1和Cb2串联后为采样开关通路的控制端供电，使采样开关通路开启进行采样。进一步的，所述充电电路包括NMOS管NM0、NM1、NM2、NM3和NM4以及PMOS管PM0和PM5，所述NMOS管NM0的栅极接时钟信号clkb，NMOS管NM0的源极接地，NMOS管NM0的漏极接充电电容Cb1的下极板结点b1；NMOS管NM1的栅极接时钟信号clkb，NMOS管NM1的源极接地，NMOS管NM1的漏极接PMOS管PM0的栅极，NMOS管NM2的栅极接时钟信号clkb，NMOS管NM2的源极接地，NMOS管NM2的漏极接充电电容Cb2的下极板结点b2，NMOS管NM3的栅极接时钟信号clkb，NMOS管NM3的源极接地，NMOS管NM3的漏极接PMOS管PM5的栅极，NMOS管NM4的栅极接时钟信号clkb，NMOS管NM4的源极接地，NMOS管NM4的漏极接采样开关通路的控制端Vsh，PMOS管PM0的源极接电源电压VDD，PMOS管PM0的漏极接充电电容Cb1的上极板结点t1，PMOS管PM5的源极接电源电压VDD，PMOS管PM5的漏极接充电电容Cb2的上极板结点t2。更进一步的，所述开关电压控制电路包括PMOS管PM1、PM2、PM3和PM4，所述PMOS管PM1的栅极接时钟信号clkb，PMOS管PM1的源极接充电电容Cb1的上极板结点t1，PMOS管PM1的漏极接PMOS管PM0的栅极，PMOS管PM2的栅极接时钟信号clkb，PMOS管PM2的源极接充电电容Cb2的下极板结点b2，PMOS管PM2的漏极接充电电容Cb1的上极板结点t1，PMOS管PM3的栅极接时钟信号clkb，PMOS管PM3的源极接充电电容Cb2的上极板结点t2，PMOS管PM3的漏极接PMOS管PM5的栅极，PMOS管PM4的栅极接时钟信号clkb，PMOS管PM4的源极接采样开关通路的控制端Vsh，PMOS管PM4的漏极接充电电容Cb2的上极板结点t2。更进一步的，所述采样开关通路包括NMOS管NMS1、NMS2和NMS3以及PMOS管PMH和PMS1，NMOS管NMS1的栅极接时钟信号clk，NMOS管NMS1的源极接充电电容Cb1的下极板结点b1，NMOS管NMS1的漏极接输入信号Vin，PMOS管PMS1的栅极接时钟信号clkb，PMOS管PMS1的源极接接输入信号Vin，PMOS管PMS1的漏极接充电电容Cb1的下极板结点b1，NMOS管NMS2的源极接输入信号Vin，NMOS管NMS2的栅极为采样开关通路的控制端Vsh，NMOS管NMS2的漏极接PMOS管PMH的漏极，PMOS管PMH的源极接参考电压Vref，PMOS管PMH的栅极接时钟信号clk，NMOS管NMS3的源极接PMOS管PMH的漏极，NMOS管NMS3的栅极接NMOS管NMS2的栅极，NMOS管NMS3的漏极为信号输出端Vout。本专利技术的有益技术效果：本专利技术通过双电容串联自举结构，将采样开关通路的MOS管控制电压提升至两倍电源电压，实现了低电源电压时MOS管的导通；时钟信号控制的虚拟CMOS开关，有效降低电荷注入效应对MOS管的影响，提高信号采样精度；T型MOS管网络，在非采样时钟相位时，降低亚阈值电荷泄漏的影响，进一步提高了信号采样精度。本专利技术具有低泄漏、高精度采样的优点，适用于低电源电压的逐次逼近模数转换器结构。附图说明图1为本专利技术具体实施例的电路原理图；图2为本专利技术具体实施例的时钟信号clk和clkb的相位关系图；图3为本专利技术具体实施例的输出信号的频谱分析仿真结果图。具体实施方式现结合附图和具体实施方式对本专利技术进一步说明。如图1所示，一种低电压应用的双自举采样开关电路，包括充电电路、开关电压控制电路、充电电容单元和采样开关通路，所述充电电容单元包括充电电容Cb1和Cb2，当时钟信号clkb为第一电平时(本具体实施例中为高电平)，所述充电电路用于控制电源电压对充电电容Cb1和Cb2进行并联充电，并将采样开关通路的控制端接地，关闭采样开关通路；当时钟信号clkb为第二电平时(本具体实施例中为低电平)，所述开关电压控制电路用于控制充电电容Cb1和Cb2串联后为采样开关通路的控制端供电，使采样开关通路开启进行采样。本具体实施例中，所述充电电路包括NMOS管NM0、NM1、NM2、NM3和NM4以及PMOS管PM0和PM5，所述开关电压控制电路包括PMOS管PM1、PM2、PM3和PM4，所述采样开关通路包括NMOS管NMS1、NMS2和NMS3以及PMOS管PMH和PMS1。当然，在其它实施例中，上述的各个MOS管也可以采用相应的其它晶体管代替，如双极型三极管等，此是本领域技术人员可以轻易实现的，不再细说。所述NMOS管NM0的栅极接时钟信号clkb，NMOS管NM0的源极接地，NMOS管NM0的漏极接充电电容Cb1的下极板结点b1；NMOS管NM1的栅极接时钟信号clkb，NMOS管NM1的源极接地，NMOS管NM1的漏极接PMOS管PM0的栅极，NMOS管NM2的栅极接时钟信号clkb，NMOS管NM2的源极接地，NMOS管NM2的漏极接充电电容Cb2的下极板结点b2，NMOS管NM3的栅极接时钟信号clkb，NMOS管NM3的源极接地，NMOS管NM3的漏极接PMOS管PM5的栅极，NMOS管NM4的栅极接时钟信号clkb，NMOS管NM4的源极接地，NMOS管NM4的漏极接NMOS管NMS2的栅极(采样开关通路的控制端Vsh)，PMOS管PM0的源极接电源电压VDD，PMOS管PM0的漏极接充电电容Cb1的上极板结点t1，PMOS管PM5的源极接电源电压VDD，PMOS管PM5的漏极接充电电容Cb2的上极板结点t2。所述PMOS管PM1的栅极接时钟信号clkb，PMOS管PM1的源极接充电电容Cb1的上极板结点t1，PMOS管PM1的漏极接PMOS管PM0的栅极，PMOS管PM2的栅极接时钟信号clkb，PMOS管PM2的源极接充电电容Cb2的下极板结点b2，PMOS管本文档来自技高网...

【技术保护点】
一种低电压应用的双自举采样开关电路，其特征在于：包括充电电路、开关电压控制电路、充电电容单元和采样开关通路，所述充电电容单元包括充电电容Cb1和Cb2，当时钟信号clkb为第一电平时，所述充电电路用于控制电源电压对充电电容Cb1和Cb2进行并联充电，并将采样开关通路的控制端接地，关闭采样开关通路；当时钟信号clkb为第二电平时，所述开关电压控制电路用于控制充电电容Cb1和Cb2串联后为采样开关通路的控制端供电，使采样开关通路开启进行采样。

【技术特征摘要】
1.一种低电压应用的双自举采样开关电路，其特征在于：包括充电电路、开关电压控制电路、充电电容单元和采样开关通路，所述充电电容单元包括充电电容Cb1和Cb2，当时钟信号clkb为第一电平时，所述充电电路用于控制电源电压对充电电容Cb1和Cb2进行并联充电，并将采样开关通路的控制端接地，关闭采样开关通路；当时钟信号clkb为第二电平时，所述开关电压控制电路用于控制充电电容Cb1和Cb2串联后为采样开关通路的控制端供电，使采样开关通路开启进行采样。2.根据权利要求1所述的低电压应用的双自举采样开关电路，其特征在于：所述充电电路包括NMOS管NM0、NM1、NM2、NM3和NM4以及PMOS管PM0和PM5，所述NMOS管NM0的栅极接时钟信号clkb，NMOS管NM0的源极接地，NMOS管NM0的漏极接充电电容Cb1的下极板结点b1；NMOS管NM1的栅极接时钟信号clkb，NMOS管NM1的源极接地，NMOS管NM1的漏极接PMOS管PM0的栅极，NMOS管NM2的栅极接时钟信号clkb，NMOS管NM2的源极接地，NMOS管NM2的漏极接充电电容Cb2的下极板结点b2，NMOS管NM3的栅极接时钟信号clkb，NMOS管NM3的源极接地，NMOS管NM3的漏极接PMOS管PM5的栅极，NMOS管NM4的栅极接时钟信号clkb，NMOS管NM4的源极接地，NMOS管NM4的漏极接采样开关通路的控制端Vsh，PMOS管PM0的源极接电源电压VDD，PMOS管PM0的漏极接充电电容Cb1的上极板结点t1，PMOS管PM5的源极接电源电压VDD，PMOS管PM5的漏极接充电电容Cb2的上极板结点t2。3.根据权利要求2所述的低电压应用的双自举采样开关电路，其特征在于：所...

【专利技术属性】
技术研发人员：陈铖颖，尹华一，黄新栋，魏聪，许新愉，易璐茗，张琳，
申请(专利权)人：厦门理工学院，
类型：发明
国别省市：福建,35