半导体器件以及用于制造半导体器件的方法技术

本发明专利技术涉及半导体器件以及用于制造半导体器件的方法。一种半导体器件包括n+型碳化硅基板、n‑型层、n型层、多个沟槽、p型区域、n+型区域、栅极绝缘膜、栅电极、源电极、漏电极和沟道。多个沟槽被布置为平面矩阵形状。n+型区域被布置为具有开口的平面网格类型、围绕沟槽中的每一个、并且在平面对角线方向上彼此相邻的沟槽之间与源电极接触。p型区域被布置在平面网格类型的n+型区域的开口中。

【技术实现步骤摘要】
半导体器件以及用于制造半导体器件的方法相关申请的交叉引证本申请要求于2016年10月14日提交给韩国知识产权局的韩国专利申请第10-2016-0133554号的优先权和权益，通过引证将其全部内容结合于此。
本专利技术涉及例如包含碳化硅(SiC)的半导体器件以及用于制造半导体器件的方法。
技术介绍
在提供非常大的电流的流动时，电力半导体器件要求低导通电阻或者低饱和电压以减少导电状态下的电力损失。进一步地，功率半导体器件主要要求功率半导体器件经受住P-N结的反向高电压的特性，即，高击穿电压特性，其中，反向高电压是在断开状态下或者当开关被断开时的一瞬间被施加至功率半导体器件的两端。除了功率半导体器件之外，金属氧化物半导体场效应晶体管(MOSFET)是数字电路和模拟电路中最普通的场效应晶体管。MOSFET可根据沟道的类型被分为平面栅型MOSFET和沟槽栅型MOSFET。因为沟道区域被放置为与半导体表面平行，所以平面栅型MOSFET具有长电流路径，并且由于面结型场效应晶体管(JFET)区域的存在，平面栅型MOSFET具有相对高的导通电阻。沟槽栅型MOSFET没有JFET区域，但是由于集中在沟槽底端上的电场可以减少击穿电压。在该
技术介绍
部分中所公开的上述信息仅用于增强对本专利技术的
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的理解，并且因此其可包括未构成在该国家为本领域普通技术人员已知的现有技术的信息。
技术实现思路
本专利技术已经致力于提供包括垂直沟道和水平沟道的碳化硅半导体器件。本专利技术的示例性实施方式提供了一种半导体器件，该半导体器件包括n+型碳化硅基板、n-型层、n型层、多个沟槽、p型区域、n+型区域、栅极绝缘膜、栅电极、源电极、漏电极和沟道。多个沟槽被布置为平面矩阵形状。n+型区域被布置为具有开口的平面网格类型、围绕沟槽中的每一个、并且在平面对角线方向上彼此相邻的沟槽之间与源电极接触。p型区域被布置在平面网格类型的n+型区域的开口中。n-型层可布置在n+型碳化硅基板的第一表面上；n型层、多个沟槽和p型区域可布置在n-型层上。p型区域可布置在沟槽中的每一个的侧表面上。n+型区域可布置在沟槽中的每一个的侧表面与p型区域之间，并且n型层的离子掺杂浓度可高于n-型层的离子掺杂浓度。沟槽中的每一个可包括第一沟槽以及从第一沟槽的下表面延伸的第二沟槽，并且第一沟槽的宽度可大于第二沟槽的宽度。n+型区域可与第一沟槽的侧表面和下表面接触，并且p型区域可与第二沟槽的侧表面接触。栅极绝缘膜可布置在沟槽内部、n型层上、p型区域和n+型区域上，并且可在平面对角线方向上彼此相邻的沟槽之间暴露n+型区域。栅电极可布置在栅极绝缘膜上，并且可包括布置在沟槽内部的第一电极以及布置在n型层上、p型区域上和n+型区域上的第二电极。第二栅电极可在平面的水平和垂直方向上彼此相邻的沟槽之间与彼此相邻的第一栅电极相互连接。沟道可包括：第一沟道，被布置在与第二沟槽的侧表面接触的p型区域中；以及第二沟道，与第一沟槽的侧表面接触的n+型区域相邻并且被布置在布置于第二沟槽电极下面的p型区域中。半导体器件可进一步包括布置在栅电极上的氧化膜，并且源电极可布置在氧化膜和n+区域上。漏电极可布置在n+型碳化硅基板的第二表面上。本专利技术的另一实施方式提供了用于制造半导体器件的方法。该方法包括：在n+型碳化硅基板的第一表面上依次形成n-型层和n型层；在n型层中形成多个第一沟槽；将p型离子注入到第一沟槽中的每一个中以在第一沟槽中的每一个的侧表面和下表面下面形成p型区域；将n+型离子注入到p型区域中以在第一沟槽中的每一个与p型区域之间形成n+型区域；蚀刻在第一沟槽中的每一个的下表面下面的n+型区域和p型区域以形成第二沟槽；在第一沟槽和第二沟槽内部以及p型区域和n+型区域上形成栅极绝缘膜；在栅极绝缘膜上形成栅电极；在栅电极上形成氧化膜；在氧化膜和n+型区域上形成源电极；在n+型碳化硅基板的第二表面上形成漏电极，其中，多个第一沟槽被布置为平面矩阵形状，其中，n+型区域被布置为具有开口的平面网格类型、围绕第一沟槽中的每一个、并且在平面对角线方向上彼此相邻的沟槽之间与源电极接触，并且其中，p型区域被形成在平面网格类型的n+型区域的开口中。根据本专利技术的实施方式，半导体器件包括垂直沟道和水平沟道，并且因此在施加正向电压时可以提高电流密度。因此，可以减少根据本专利技术的实施方式的半导体器件的面积(area，区域)。附图说明图1是示出了根据本专利技术的实施方式的半导体器件的布局的实例的视图。图2是示出了沿着图1中的线II-II切割的横截面的实例的视图。图3是示出了沿着图1中的线III-III切割的横截面的实例的视图。图4是示出了沿着图1中的线IV-IV切割的横截面的实例的视图。图5至图10是示出了根据本专利技术的实施方式用于制造半导体器件的方法的实例的视图。结合附图可以使用以下参考符号：100：n+型碳化硅基板200：n-型层300：n型层350：沟槽351：第一沟槽352：第二沟槽400：p型区域451：第一沟道452：第二沟道500：n+型区域600：栅极绝缘膜700：栅电极701：第一栅电极702：第二栅电极800：源电极900：漏电极具体实施方式将参考附图详细地描述本专利技术的示例性实施方式。然而，本专利技术不限于本文所描述的实施方式，并且因此可体现为各种不同的形式。相反地，提供这些实施方式以使得本公开内容将是彻底和完整的，并且将本专利技术的范围充分地传达给本领域技术人员。在附图中，为了清晰起见，夸大了层、膜、面板、区域等的厚度。进一步地，将理解，当一个层被称为“在”另一层或者基板“上”时，该层可直接形成在另一层上或者基板上或者第二层可插入其间。图1是示出了根据本专利技术的实施方式的半导体器件的布局的实例的视图。图2是示出了沿着图1中的线II-II切割的横截面的实例的视图。图3是示出了沿着图1中的线III-III切割的横截面的实例的视图。图4是示出了沿着图1中的线IV-IV切割的横截面的实例的视图。参考图1至图4，根据本专利技术的实施方式的半导体器件包括n+型碳化硅基板100、n-型层200、n型层300、多个沟槽350、p型区域400、n+型区域500、栅电极700、源电极800和漏电极900。图1的(a)是示出了半导体器件的布局的实例的视图，其中省略了源电极800，并且图1的(b)是示出了半导体器件的布局的实例的视图，其中省略了源电极800以及栅电极700的一部分。多个沟槽350被布置为平面矩阵形式。n+型区域500被布置为具有开口的平面网格类型，并且围绕相应的沟槽350。n+型区域500在平面对角线方向上彼此相邻的沟槽350之间与源电极800接触。p型区域400被布置在平面网格类型的n+型区域500的开口中。p型区域400填充开口并且与n+型区域500接触。n型层300被布置在平面的p型区域400的中心。在下文中，将描述根据本专利技术的实施方式的半导体器件的具体结构。n-型层200被布置在n+型碳化硅基板100的第一表面上，并且n型层300、多个沟槽350和p型区域400被布置在n-型层200上。沟槽350中的每一个包括第一沟槽351和第二沟槽352。第二沟槽352从第一沟槽351的下表面延伸，并且第一沟槽351的宽度大于第二沟槽352的宽度。p型区域本文档来自技高网...

【技术保护点】
一种半导体器件，包括n+型碳化硅基板、n‑型层、n型层、多个沟槽、p型区域、n+型区域、栅极绝缘膜、栅电极、源电极、漏电极以及沟道；其中，多个所述沟槽被布置为平面矩阵形状；其中，所述n+型区域被布置为具有开口的平面网格类型、围绕所述沟槽中的每一个、并且在平面对角线方向上彼此相邻的所述沟槽之间与所述源电极接触；并且其中，所述p型区域被布置在平面网格类型的所述n+型区域的所述开口中。

【技术特征摘要】
2016.10.14 KR 10-2016-01335541.一种半导体器件，包括n+型碳化硅基板、n-型层、n型层、多个沟槽、p型区域、n+型区域、栅极绝缘膜、栅电极、源电极、漏电极以及沟道；其中，多个所述沟槽被布置为平面矩阵形状；其中，所述n+型区域被布置为具有开口的平面网格类型、围绕所述沟槽中的每一个、并且在平面对角线方向上彼此相邻的所述沟槽之间与所述源电极接触；并且其中，所述p型区域被布置在平面网格类型的所述n+型区域的所述开口中。2.根据权利要求1所述的半导体器件，其中，所述n-型层被布置在所述n+型碳化硅基板的第一表面上；其中，所述n型层、多个所述沟槽和所述p型区域被布置在所述n-型层上；其中，所述p型区域被布置在所述沟槽中的每一个的侧表面上；并且其中，所述n+型区域被布置在所述沟槽中的每一个的侧表面与所述p型区域之间。3.根据权利要求2所述的半导体器件，其中，所述沟槽中的每一个包括第一沟槽以及从所述第一沟槽的下表面延伸的第二沟槽；并且其中，所述第一沟槽的宽度大于所述第二沟槽的宽度。4.根据权利要求3所述的半导体器件，其中，所述n+型区域与所述第一沟槽的侧表面和下表面接触；并且其中，所述p型区域与所述第二沟槽的侧表面接触。5.根据权利要求4所述的半导体器件，其中，所述栅极绝缘膜被布置在所述沟槽内部、所述n型层上、所述p型区域上以及所述n+型区域上，所述栅极绝缘膜与在平面对角线方向上彼此相邻的所述沟槽之间的所述n+型区域的一部分不重叠。6.根据权利要求5所述的半导体器件，其中，所述栅电极被布置在所述栅极绝缘膜上，并且所述栅电极包括布置在所述沟槽内部的第一栅电极以及布置在所述n型层上、所述p型区域上以及所述n+型区域上的第二栅电极。7.根据权利要求6所述的半导体器件，其中，所述第二栅电极在平面的水平和垂直方向上彼此相邻的所述沟槽之间与彼此相邻的所述第一栅电极相互连接。8.根据权利要求7所述的半导体器件，其中，所述沟道包括：第一沟道，被布置在与所述第二沟槽的侧表面接触的所述p型区域中；以及第二沟道，与和所述第一沟槽的侧表面接触的所述n+型区域相邻并且被布置在布置于所述第二栅电极下面的所述p型区域中。9.根据权利要求8所述的半导体器件，进一步包括布置在所述栅电极上的氧化膜，其中，所述源电极被布置在所述氧化膜和所述n+区域上。10.根据权利要求9所述的半导体器件，其中，所述漏电极被布置在所述n+型碳化硅基板的第二表面上。11.一种半导体器件，包括：n+型碳化硅基板；n-型层，与所述基板重叠；n型层，与所述n-型层重叠；多个沟槽，被布置在所述n-型层内，多个所述沟槽被布置为平面矩阵形状；n+型区域，被布置为具有开口的平面网格类型、围绕所述沟槽中的每一个；p型区域，被布置在平面网格类型的所述n+型区域的所述开口中...

【专利技术属性】
技术研发人员：千大焕，郑永均，周洛龙，朴正熙，李钟锡，
申请(专利权)人：现代自动车株式会社，
类型：发明
国别省市：韩国,KR