一种计轴电子接口装置制造方法及图纸

本发明专利技术提供了一种计轴电子接口装置，该装置包括至少一个接口单元，所述接口单元包括网关、第一芯片、第一选通控制电路、多个第一现场可编程门阵列FPGA、多个第一采集电路和多个第一驱动电路。该装置可分别与多个计轴主机和联锁系统连接，将采集计轴主机的占用检查结果上传联锁系统，并将联锁系统反馈的复位指令下发至计轴主机。基于此，可以消除大量分散布置的重力型继电器，达到节约空间并且便于施工的目的。

An axis electronic interface device

The invention provides an axis electronic interface device, which includes at least one interface unit. The interface unit includes a gateway, a first chip, a first gated control circuit, a plurality of first field programmable gate array FPGA, a plurality of first acquisition circuits and a plurality of first drive circuits. The device can be connected with a number of shaft host and interlocking system respectively, and upload the examination results of the acquisition axle host to the interlocking system, and send the reset instruction feedback from the interlocking system to the mainframe host. Based on this, a large number of dispersed gravity relay can be eliminated to save space and facilitate construction.

【技术实现步骤摘要】
一种计轴电子接口装置
本专利技术涉及列车控制
，更具体地说，涉及一种计轴电子接口装置。
技术介绍
计轴系统和联锁系统均是铁路信号控制领域的基础设备。计轴系统中的计轴主机负责检查相应闭塞区间的占用情况，并将占用检查结果上传至联锁系统；联锁系统则需要根据计轴主机上传的占用检查结果完成进路锁闭和解锁控制，并下达针对闭塞区间的复位指令。传统计轴系统与联锁系统以重力型继电器作为接口。计轴主机将占用检查结果通过输出直流电压的方式控制重力型继电器吸起或落下，同样，联锁系统按照复位指令复位重力型继电器。但是，这种连接方式会需要大量的重力型继电器，并且分布复杂，给安装和维护带来极大困难。
技术实现思路
有鉴于此，本专利技术提供一种计轴电子接口装置，以解决现有连接方式需要大量的重力型继电器的问题。技术方案如下：一种计轴电子接口装置，包括：至少一个接口单元，所述接口单元包括网关、第一芯片、第一选通控制电路、多个第一现场可编程门阵列FPGA、多个第一采集电路和多个第一驱动电路；所述网关的一端与联锁系统相连，所述网关的另一端与所述第一芯片的一端相连，所述第一芯片的另一端与所述第一选通控制电路的一端相连，所述第一选通控制电路的另一端与所述多个第一FPGA的一端相连，所述第一FPGA的另一端与计轴主机相连；其中，所述第一FPGA通过所述第一采集电路与所述计轴主机的输出端口相连，通过所述第一驱动电路与所述计轴主机的采集端口相连；所述第一芯片通过所述第一选通控制电路控制目标第一FPGA导通；所述目标第一FPGA通过所述第一采集电路从所述计轴主机的输出端口处获取第一路占用检查结果，并通过所述第一选通控制电路将所述第一路占用检查结果发送至所述第一芯片，以使所述第一芯片向所述网关发送所述第一路占用检查结果；所述网关在接收到所述第一路占用检查结果时，将所述第一路占用检查结果发送至所述联锁系统；在接收到所述联锁系统下发的复位指令时，将第一路复位指令并发送至所述第一芯片，所述第一路复位指令与所述复位指令相同；所述第一芯片将接收到的所述第一路复位指令通过所述第一选通电路发送至所述目标第一FPGA，以使所述目标第一FPGA将所述第一路复位指令通过所述第一驱动电路向所述计轴主机的采集端口发送。优选的，所述接口单元，还包括：第二芯片、第二选通控制电路、多个第二FPGA、多个第二采集电路和多个第二驱动电路；所述网关的另一端还与所述第二芯片的一端相连，所述第二芯片的另一端分别与所述第二选通控制电路的一端以及所述第一芯片的一端相连，所述第二选通控制电路的另一端与所述多个第二FPGA的一端相连，所述第二FPGA的另一端与所述计轴主机相连；其中，所述第二FPGA通过所述第二采集电路与所述计轴主机的输出端口相连，通过所述第二驱动电路与所述计轴主机的采集端口相连；所述目标第二FPGA通过所述第二采集电路从所述计轴主机的输出端口处获取第二路占用检查结果，并通过所述第二选通控制电路将所述第二路占用检查结果发送至所述第二芯片；所述第二芯片将所述第二路占用检查结果发送至所述第一芯片，以使所述第一芯片基于所述第二路占用检查结果对所述第一路占用检查结果进行校验，并在校验通过后，向所述网关发送所述第一路占用检查结果；所述第二芯片在接收到所述第一芯片反馈的所述第一路占用检查结果时，基于所述第一路占检查结果对所述第二路占用检查结果进行校验，并在校验通过后，向所述网关发送所述第二路占用检查结果；所述网关在接收到所述第二路占用检查结果时，将所述第二路占用检查结果发送至所述联锁系统；在接收到所述复位指令时，将第二路复位指令并发送至所述第一芯片，所述第二路复位指令与所述复位指令相同；所述第二芯片将接收到的所述第二路复位指令通过所述第二选通控制电路发送至所述目标第二FPGA，以使所述目标第二FPGA将所述第二路复位指令通过所述第二驱动电路向所述计轴主机的采集端口发送。优选的，还包括：第三芯片；所述网关的另一端与所述第三芯片的一端相连，所述第三芯片的另一端分别与所述第一芯片的一端以及所述第二芯片的一端相连；所述第三芯片在接收到所述第一芯片发送的所述第一路占用检查结果以及所述第二芯片发送的所述第二路占用检查结果时，基于所述第一路占用检查结果和所述第二路占用检查结果生成占用检查结果，并将所述占用检查结果发送至所述网关；所述网关在接收到所述占用检查结果时，将所述占用检查结果发送至所述联锁系统；在接收到所述复位指令时，将所述复位指令发送至所述第三芯片，以使所述第三芯片将所述第一路复位指令发送至所述第一芯片，将所述第二路复位指令发送至所述第二芯片。优选的，还包括：继电器组合电路；所述继电器组合电路的输入端分别与所述第一驱动电路和所述第二驱动电路相连，输出端与所述计轴主机的采集端口相连；所述继电器组合电路接收所述第一驱动电路基于所述第一路复位指令生成的第一驱动信号以及所述第二驱动电路基于所述第二路复位指令生成的第二驱动信号，并在所述第一驱动信号和所述第二驱动信号相同的情况下，将所述复位指令通发送至所述计轴主机的采集端口。优选的，所述第一芯片，还用于：检测所在的所述接口单元中预设元器件的失效状态，所述预设元器件包括所述网关、所述第一芯片、所述第一选通控制电路、多个所述FPGA、所述多个第一采集电路和所述多个第一驱动电路中的一个或多个。优选的，还包括：故障报警电路；所述故障报警电路的输入端与所述第一芯片的一端相连；所述第一芯片在检测到所述接口单元中预设元器件处于失效状态时，向所述故障报警电路发送用于表征触发报警的控制信号；所述故障报警电路在接收到所述控制信号时，进行报警。优选的，所述故障报警电路，还用于：在接收到所述输入信号时，切断所述第一驱动电路的电源。优选的，所述至少一个接口单元，包括：第一接口单元和第二接口单元。优选的，还包括：切换控制电路；所述切换控制电路分别与所述第一接口单元中所述第一芯片的一端、第二输入端与所述第一接口单元中所述故障报警电路的输出端、所述第二接口单元中所述第一芯片的一端以及所述第二接口单元中所述故障报警电路的输出端相连；所述切换控制电路接收所述第一接口单元中所述第一芯片所发送的第一请求信号、所述第一接口单元中所述故障报警电路所发送的第三驱动信号、所述第二接口单元中所述第一芯片所发送的第二请求信号以及所述第二接口单元中所述故障报警电路所发送的第四驱动信号，并基于预设模式判定规则分别判定所述第一接口单元和所述第二接口单元的工作模式，并将判定结果分别发送至所述第一接口单元中所述第一芯片和所述第二接口单元中所述第二芯片。优选的，所述工作模式，包括：主系工作模式或者备系工作模式或者离线工作模式或者故障工作模式。相较于现有技术，本专利技术实现的有益效果为：以上本专利技术提供的一种计轴电子接口装置，可分别与多个计轴主机和联锁系统连接，将采集计轴主机的占用检查结果上传联锁系统，并将联锁系统反馈的复位指令下发至计轴主机。基于此，可以消除大量分散布置的重力型继电器，达到节约空间并且便于施工的目的。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性本文档来自技高网...

【技术保护点】
一种计轴电子接口装置，其特征在于，包括：至少一个接口单元，所述接口单元包括网关、第一芯片、第一选通控制电路、多个第一现场可编程门阵列FPGA、多个第一采集电路和多个第一驱动电路；所述网关的一端与联锁系统相连，所述网关的另一端与所述第一芯片的一端相连，所述第一芯片的另一端与所述第一选通控制电路的一端相连，所述第一选通控制电路的另一端与所述多个第一FPGA的一端相连，所述第一FPGA的另一端与计轴主机相连；其中，所述第一FPGA通过所述第一采集电路与所述计轴主机的输出端口相连，通过所述第一驱动电路与所述计轴主机的采集端口相连；所述第一芯片通过所述第一选通控制电路控制目标第一FPGA导通；所述目标第一FPGA通过所述第一采集电路从所述计轴主机的输出端口处获取第一路占用检查结果，并通过所述第一选通控制电路将所述第一路占用检查结果发送至所述第一芯片，以使所述第一芯片向所述网关发送所述第一路占用检查结果；所述网关在接收到所述第一路占用检查结果时，将所述第一路占用检查结果发送至所述联锁系统；在接收到所述联锁系统下发的复位指令时，将第一路复位指令发送至所述第一芯片，所述第一路复位指令与所述复位指令相同；所述第一芯片将接收到的所述第一路复位指令通过所述第一选通控制电路发送至所述目标第一FPGA，以使所述目标第一FPGA将所述第一路复位指令通过所述第一驱动电路向所述计轴主机的采集端口发送。...

【技术特征摘要】
1.一种计轴电子接口装置，其特征在于，包括：至少一个接口单元，所述接口单元包括网关、第一芯片、第一选通控制电路、多个第一现场可编程门阵列FPGA、多个第一采集电路和多个第一驱动电路；所述网关的一端与联锁系统相连，所述网关的另一端与所述第一芯片的一端相连，所述第一芯片的另一端与所述第一选通控制电路的一端相连，所述第一选通控制电路的另一端与所述多个第一FPGA的一端相连，所述第一FPGA的另一端与计轴主机相连；其中，所述第一FPGA通过所述第一采集电路与所述计轴主机的输出端口相连，通过所述第一驱动电路与所述计轴主机的采集端口相连；所述第一芯片通过所述第一选通控制电路控制目标第一FPGA导通；所述目标第一FPGA通过所述第一采集电路从所述计轴主机的输出端口处获取第一路占用检查结果，并通过所述第一选通控制电路将所述第一路占用检查结果发送至所述第一芯片，以使所述第一芯片向所述网关发送所述第一路占用检查结果；所述网关在接收到所述第一路占用检查结果时，将所述第一路占用检查结果发送至所述联锁系统；在接收到所述联锁系统下发的复位指令时，将第一路复位指令发送至所述第一芯片，所述第一路复位指令与所述复位指令相同；所述第一芯片将接收到的所述第一路复位指令通过所述第一选通控制电路发送至所述目标第一FPGA，以使所述目标第一FPGA将所述第一路复位指令通过所述第一驱动电路向所述计轴主机的采集端口发送。2.根据权利要求1所述的电子接口装置，其特征在于，所述接口单元，还包括：第二芯片、第二选通控制电路、多个第二FPGA、多个第二采集电路和多个第二驱动电路；所述网关的另一端还与所述第二芯片的一端相连，所述第二芯片的另一端分别与所述第二选通控制电路的一端以及所述第一芯片的一端相连，所述第二选通控制电路的另一端与所述多个第二FPGA的一端相连，所述第二FPGA的另一端与所述计轴主机相连；其中，所述第二FPGA通过所述第二采集电路与所述计轴主机的输出端口相连，通过所述第二驱动电路与所述计轴主机的采集端口相连；所述第二芯片通过所述第二选通控制电路控制目标第二FPGA导通；所述目标第二FPGA通过所述第二采集电路从所述计轴主机的输出端口处获取第二路占用检查结果，并通过所述第二选通控制电路将所述第二路占用检查结果发送至所述第二芯片；所述第二芯片将所述第二路占用检查结果发送至所述第一芯片，以使所述第一芯片基于所述第二路占用检查结果对所述第一路占用检查结果进行校验，并在校验通过后，向所述网关发送所述第一路占用检查结果；所述第二芯片在接收到所述第一芯片反馈的所述第一路占用检查结果时，基于所述第一路占检查结果对所述第二路占用检查结果进行校验，并在校验通过后，向所述网关发送所述第二路占用检查结果；所述网关在接收到所述第二路占用检查结果时，将所述第二路占用检查结果发送至所述联锁系统；在接收到所述复位指令时，将第二路复位指令并发送至所述第一芯片，所述第二路复位指令与所述复位指令相同；所述第二芯片将接收到的所述第二路复位指令通过所述第二选通控制电路发送至所述目标第二FPGA，以使所述目标第二FPGA将所述第二路复位指令通过所述第二驱动电路向所述计轴主机...

【专利技术属性】
技术研发人员：陈强，张健，谷建柱，赵一鹏，王婧，张昕鹏，李润雷，房海云，
申请(专利权)人：通号北京轨道工业集团有限公司，
类型：发明
国别省市：北京,11