半导体存储装置制造方法及图纸

本发明专利技术的实施方式涉及的半导体存储装置具备：第1至第32存储单元；第1至第16位线，连接于第1至第16存储单元；第17至第32位线，连接于第17至第32存储单元；第1字线，连接于第1至第32存储单元的栅极；第1至第16读出放大器，在第1时序判定第1至第16存储单元中读出的数据；以及第17至第32读出放大器，在第2时序判定第17至第32存储单元中读出的数据。第1时序和所述第2时序不同。

【技术实现步骤摘要】
【国外来华专利技术】半导体存储装置
本专利技术的实施方式涉及一种半导体存储装置。
技术介绍
已知有一种将存储单元三维排列而成的NAND型闪速存储器。
技术实现思路
[专利技术所要解决的问题]本专利技术提供一种能够提升动作可靠性的半导体存储装置。[解决问题的技术手段]实施方式的半导体存储装置具备：第1至第32存储单元；第1集合，包含第1至第16位线，所述第1至第16位线连接于第1至第16存储单元，连续地并排配置；第2集合，包含第17至第32位线，所述第17至第32位线连接于第17至第32存储单元，连续地并排配置；第1字线，连接于第1至第32存储单元的栅极；第1至第16读出放大器，在第1时序判定第1至第16存储单元中读出的数据；以及第17至第32读出放大器，在第2时序判定第17至第32存储单元中读出的数据。并且，第1时序和第2时序不同。附图说明图1是第1实施方式的存储系统的框图。图2是第1实施方式的存储单元阵列的电路图。图3是第1实施方式的行解码器的电路图。图4是第1实施方式的读出放大器的电路图。图5是第1实施方式的存储单元阵列及读出放大器的示意图。图6是第1实施方式的信号STB的概念图。图7是第1实施方式的STB生成电路的电路图。图8是表示第1实施方式的存储单元可取得的阈值分布的图。图9是第1实施方式的读出动作时的字线电压的变化和信号STB的时序图。图10是第2实施方式的延迟电路的电路图。图11是表示第2实施方式的延迟电路的各节点的电压的时序图。图12是第2实施方式的STB生成电路的电路图。图13是第2实施方式的D-F/F的电路图。图14是表示第2实施方式的STB生成电路的各节点的电压的时序图。图15是第2实施方式的STB生成电路的电路图。图16是表示第2实施方式的STB生成电路的各节点的电压的时序图。图17是第2实施方式的读出动作时的字线和信号ST的时序图。图18是第2实施方式的读出动作的流程图。图19是第2实施方式的读出动作时的命令序列。图20是第2实施方式的读出动作时的命令序列。图21是第2实施方式的读出动作的流程图。图22是第2实施方式的读出动作时的命令序列。图23是第2实施方式的变化例的STB生成电路的电路图。图24是第3实施方式的存储单元阵列及读出放大器的示意图。图25是表示第4实施方式的存储单元的阈值分布的变化的曲线图。图26是表示第4实施方式的分布读取的示意图。图27是表示第4实施方式的分布读取的示意图。图28是第4实施方式的读出动作时的字线电压的变化和信号STB的时序图。图29A是第5实施方式的读出放大器的电路图。图29B是第5实施方式的读出放大器的电路图。图30A是表示第5实施方式的存储单元阵列及读出放大器中的各节点的电压的时序图。图30B是表示第5实施方式的存储单元阵列及读出放大器中的各节点的电压的时序图。图30C是表示第5实施方式的读出动作时的读出次数和锁存电路内的数据的关系的图。图30D是第5实施方式的读出放大器中的信号STB的时序图。图30E是第5实施方式的读出放大器中的信号STB的时序图。图31是第6实施方式的存储单元阵列及驱动器的俯视布局图。图32是第6实施方式的存储单元阵列的俯视布局图。图33是示意性表示第6实施方式的存储单元阵列的剖视图。图34是示意性表示第6实施方式的存储单元阵列的剖视图。图35是示意性表示第6实施方式的存储单元阵列的剖视图。图36A是第6实施方式的存储单元阵列下区域的布局图。图36B是第6实施方式的存储单元阵列下区域的布局图。图37是表示第6实施方式的位线和读出放大器的连接关系的布局图。图38是第6实施方式的存储单元阵列的剖视图。图39A是第6实施方式的存储单元阵列的俯视图。图39B是第6实施方式的存储单元阵列的俯视图。图40A是第6实施方式的存储单元阵列上的D1配线的布局图。图40B是第6实施方式的存储单元阵列上的D1配线的布局图。图41是第6实施方式的位线的布局图。图42A是第6实施方式的存储单元阵列上的D2配线的布局图。图42B是第6实施方式的存储单元阵列上的D2配线的布局图。图43是第6实施方式的带道C中的D1配线的布局图。图44是第6实施方式的带道C中的M1配线的布局图。图45A是第6实施方式的带道R中的D1配线的布局图。图45B是第6实施方式的带道R中的D1配线的布局图。图46A是第6实施方式的带道R中的D2配线的布局图。图46B是第6实施方式的带道R中的D2配线的布局图。图47A是第6实施方式的带道R中的、存储单元阵列下的M1配线的布局图。图47B是第6实施方式的带道R中的、存储单元阵列下的M1配线的布局图。图48A是第6实施方式的带道R中的、存储单元阵列下的M0配线的布局图。图48B是第6实施方式的带道R中的、存储单元阵列下的M0配线的布局图。图49是第6实施方式的读出放大器及行解码器的布局。图50是表示第6实施方式的半导体存储装置中的信号STB的传输方法的第1例的示意图。图51是表示第6实施方式的半导体存储装置中的信号STB的传输方法的第2例的示意图。图52是表示第6实施方式的半导体存储装置中的信号STB的传输方法的第3例的示意图。图53是第6实施方式的半导体存储装置中的字线的俯视图。图54是第6实施方式的第1变化例的半导体存储装置中的字线的俯视图。图55是第6实施方式的第2变化例的半导体存储装置中的字线的俯视图。具体实施方式以下，参照附图来说明实施方式。进行说明时，在所有图中对共通部分附加共通的参考符号。1.第1实施方式对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置列举将存储单元层叠在半导体基板上方的三维层叠型NAND型闪速存储器进行说明。1.1关于构成1.1.1关于存储系统的整体构成首先，使用图1来说明包含本实施方式的半导体存储装置的存储系统的概略整体构成。图1是本实施方式的存储系统的框图。如图1所示，存储系统1具备NAND型闪速存储器100和控制器200。NAND型闪速存储器100和控制器200例如通过它们的组合而构成一个半导体装置，作为例子列举比如SDTM卡等存储卡、或SSD(solidstatedrive，固态驱动器)等。NAND型闪速存储器100具备多个存储单元，非易失性地存储数据。控制器200通过NAND总线连接于NAND型闪速存储器100，且通过主机总线连接于主机设备300。并且，控制器200对NAND型闪速存储器100进行控制，且响应从主机设备300接收的命令，而访问NAND型闪速存储器100。主机设备300例如是数字相机或个人计算机等，主机总线是遵循例如SDTM接口的总线。NAND总线进行遵循NAND接口的信号的收发。该信号的具体例为指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、就绪/忙碌信号RBn、及输入输出信号I/O。信号CLE及ALE是向NAND型闪速存储器100通知“NAND型闪速存储器100的输入信号I/O分别是指令及地址”的信号。信号WEn以低电平激活，用于将输入信号I/O获取至NAND型闪速存储器100的信号。另，所谓“激活”是指信号(或逻辑)有效(主动)的状态，与其相对的用语“失效”是指信号(或逻辑)无效(非主动)的状态。信号REn也是以低电平激活，用于从N本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于，具备：第1至第32存储单元；第1至第16位线，连接于所述第1至第16存储单元，且连续地并排配置；第17至第32位线，连接于所述第17至第32存储单元，且连续地并排配置；第1字线，连接于所述第1至第32存储单元的栅极；第1至第16读出放大器，在第1时序判定所述第1至第16存储单元中读出的数据；以及第17至第32读出放大器，在第2时序判定所述第17至第32存储单元中读出的数据；且所述第1时序和所述第2时序不同。

【技术特征摘要】
【国外来华专利技术】1.一种半导体存储装置，其特征在于，具备：第1至第32存储单元；第1至第16位线，连接于所述第1至第16存储单元，且连续地并排配置；第17至第32位线，连接于所述第17至第32存储单元，且连续地并排配置；第1字线，连接于所述第1至第32存储单元的栅极；第1至第16读出放大器，在第1时序判定所述第1至第16存储单元中读出的数据；以及第17至第32读出放大器，在第2时序判定所述第17至第32存储单元中读出的数据；且所述第1时序和所述第2时序不同。2.根据权利要求1所述的半导体存储装置，其特征在于，还具备对所述第1字线施加电压的驱动器电路，且在数据读出时所述驱动器电路对所述第1字线施加的电压随时间连续地上升。3.根据权利要求2所述的半导体存储装置，其特征在于，所述驱动器电路在对所述第1字线施加电压时，所述第17存储单元的栅极电位和所述第1存储单元的栅极电位相比上升得慢。4.根据权利要求3所述的半导体存储装置，其特征在于，所述第1读出放大器在比所述第17读出放大器早的时序判定所述数据。5.根据权利要求1所述的半导体存储装置，其特征在于，所述第1至第32读出放大器设于半导体基板上，所述第1至第32存储单元设于所述第1至第32读出放大器的上方。6.根据权利要求1所述的半导体存储装置，其特征在于，所述第1至第32读出放大器设于半导体基板上，所述第1字线设于所述第1至第32读出放大器的上方，还具备：第1晶体管，设于所述半导体基板上，连接于供给电压的驱动器电路；及第1接触插塞，设于所述第1字线上；且所述第1接触插塞到所述第17存储单元的电流路径长，大于所述第1接触插塞到所述第1存储单元的电流路径长。7.根据权利要求6所述的半导体存储装置，其特征在于，所述第1至第32读出放大器设于半导体基板上，所述第1字线设于所述第1至第32读出放大器的上方，还具备：第1至第4位线，设于所述第1字线的上方，连接于所述第1至第4存储单元；第2及第3接触插塞，设于第1区域，连接于所述第1及第2位线；以及第4及第5接触插塞，设于和所述第1区域不同的第2区域，且连接于所述第3及第4位线；且所述第1至第4位线经由所述第2至第5接触插塞而连接于所述第1至第4读出放大器。8.根据权利要求7所述的半导体存储装置，其特征在于，所述第1读出放大器和所述第2读出放大器具有隔着所述第1区域呈线对称的布局，所述第1读出放大器和所述第2读出放大器具有隔着所述第2区域呈线对称的布局。9.一种半导体存储装置，其特征在于，具备：第1存储单元及第2存储单元；第1字线，连接于所述第1存储单元及第2存储单元的栅极；第1位线，连接于所述第1存储单元；...

【专利技术属性】
技术研发人员：二山拓也，白川政信，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP