一种带载流子寿命调节区的功率MOSFET器件及其制造方法技术

本发明专利技术公开了一种带载流子寿命调节区的功率MOSFET器件及其制造方法，其技术特征在于：包括漏极金属层、重掺杂第一导电类型衬底材料、轻掺杂第一导电类型第一外延层、重掺杂第一导电类型载流子寿命调节区、轻掺杂第一导电类型第二外延层、第二导电类型阱区、重掺杂第一导电类型源区、栅介质层、多晶硅栅介质层、ILD介质层、接触金属层、金属层和钝化介质层。重掺杂第一导电类型载流子寿命调节区位于颈区之下，可以复合很大一部分重粒子辐射产生的电子‑空穴对，降低栅氧化层中的峰值电场；具有实现简单、导通电阻低、抗SEGR能力强的优点，可以用于抗辐射加固功率VDMOS器件的设计及制造领域。

【技术实现步骤摘要】
一种带载流子寿命调节区的功率MOSFET器件及其制造方法
本专利技术涉及半导体功率器件领域，具体是一种带载流子寿命调节区的功率MOSFET器件及其制造方法。
技术介绍
垂直双扩散功率MOSFET(VDMOS：VerticalDouble-diffusionMetalOxideSemiconductor)器件是栅控型多子导电器件，具有功耗低、开关速度快、驱动能力强、负温度系数等优点，被广泛用于各种功率电子系统的电源模块，起着功率变换或功率转换的作用，是功率集成电路及功率集成系统的核心元器件之一。在空间辐射环境应用中，功率VDMOS器件在单粒子辐射下会发生单粒子烧毁(SEB)和单粒子栅穿(SEGR)失效。从1986年美国的J.L.Titus和C.F.Wheatley首次报道VDMOS器件的单粒子烧毁效应开始，国内外针对功率VDMOS器件的单粒子辐射加固进行了大量研究。在提高功率VDMOS器件的抗SEB能力方面，国内外从结构和工艺的角度提出了很多切实有效的措施，包括：阱区局部SOI、降低源极结深、源区砷注入、提高阱区掺杂浓度、选择性阱区高掺杂、外延层变掺杂等；在栅源零偏、辐射粒子的LET值为90.1MeV.cm2/mg条件下，器件抗SEB的安全工作区已经达到了额定漏源击穿电压的100％。在提高器件的抗SEGR能力方面，提出了复合栅介质、带LOCOS的VDMOS结构、颈区之上覆盖厚场氧、分离栅(Split-Gate)等器件结构。尽管如此，国内抗辐射加固VDMOS器件的研制生产线仍然以微米和亚微米工艺为主，如图1所示，存在颈区宽、外延变掺杂工艺难度大等技术问题，抗SEGR能力弱仍然是功率VDMOS器件在空间应用的技术瓶颈。综上所述，国内平面型功率VDMOS器件存在抗SEGR能力弱的技术问题。
技术实现思路
本专利技术的目的是解决现有技术中，国内平面型功率VDMOS器件存在的抗SEGR能力弱的技术问题。为实现本专利技术目的而采用的技术方案是这样的，一种带载流子寿命调节区的功率MOSFET器件，其特征在于，包括漏极金属层、重掺杂第一导电类型衬底材料、轻掺杂第一导电类型第一外延层、重掺杂第一导电类型载流子寿命调节区、轻掺杂第一导电类型第二外延层、第二导电类型阱区、重掺杂第一导电类型源区、栅介质层、多晶硅栅介质层、ILD介质层、接触金属层、金属层和钝化介质层。所述重掺杂第一导电类型衬底材料覆盖于漏极金属层之上。所述轻掺杂第一导电类型第一外延层覆盖于重掺杂第一导电类型衬底材料之上。所述轻掺杂第一导电类型第二外延层覆盖于轻掺杂第一导电类型第一外延层之上。所述重掺杂第一导电类型载流子寿命调节区位于轻掺杂第一导电类型第二外延层和轻掺杂第一导电类型第一外延层之间的部分区域。所述重掺杂第一导电类型载流子寿命调节区部分嵌入轻掺杂第一导电类型第一外延层和轻掺杂第一导电类型第二外延层的内部。所述第二导电类型阱区位于轻掺杂第一导电类型第二外延层的内部。所述第二导电类型阱区的上表面与轻掺杂第一导电类型第二外延层的部分上表面共面。所述重掺杂第一导电类型源区位于第二导电类型阱区的内部。所述重掺杂第一导电类型源区的上表面与第二导电类型阱区的部分上表面共面。所述重掺杂第一导电类型源区的深度小于第二导电类型阱区的深度。所述第二导电类型阱区内的重掺杂第一导电类型源区之间的上表面和重掺杂第一导电类型源区的部分上表面，从下到上依次覆盖有接触金属层、金属层和钝化介质层。所述第二导电类型阱区的剩余上表面和第二导电类型阱区之间的上表面，从下到上依次覆盖栅介质层、多晶硅栅介质层、ILD介质层、金属层和钝化介质层。一种带载流子寿命调节区的功率MOSFET器件的制造方法，其特征在于，包括以下步骤：1)将轻掺杂第一导电类型第一外延层覆盖于重掺杂第一导电类型衬底材料之上。2)利用掩膜层在轻掺杂第一导电类型第一外延层的部分上表面形成重掺杂第一导电类型载流子寿命调节区掺杂窗口，掺杂、退火、去掉掩膜层，形成重掺杂第一导电类型载流子寿命调节区。3)将轻掺杂第一导电类型第二外延层覆盖于轻掺杂第一导电类型第一外延层和重掺杂第一导电类型载流子寿命调节区之上。4)利用掩膜层在轻掺杂第一导电类型第二外延层的部分上表面形成第二导电类型阱区掺杂窗口，离子注入掺杂、高温推结形成第二导电类型阱区。5)利用掩膜层在轻掺杂第二导电类型阱区的部分上表面形成重掺杂第一导电类型源区掺杂窗口，离子注入掺杂、退火形成重掺杂第一导电类型源区。6)利用掩膜层、氧化、淀积、刻蚀等方式形成栅介质层和多晶硅栅介质层、ILD介质层、接触金属层、金属层和钝化介质层。7)减薄硅片背面，形成漏极金属层。进一步，所述轻掺杂第一导电类型第一外延层的厚度d1为传统VDMOS器件外延层厚度D的一半，即：d1＝D/2。所述轻掺杂第一导电类型第二外延层的厚度d2为传统VDMOS器件外延层厚度D的一半，即：d2＝D/2。所述轻掺杂第一导电类型第一外延层是从重掺杂第一导电类型衬底材料上表面到轻掺杂第一导电类型第一外延层上表面的缓变掺杂。进一步，所述重掺杂第一导电类型载流子寿命调节区位置为第二导电类型阱区之间的颈区在轻掺杂第一导电类型第一外延层上表面的投影位置，且重掺杂第一导电类型载流子寿命调节区的长度大于颈区在轻掺杂第一导电类型第一外延层上表面投影的长度。进一步，所述第二导电类型阱区由2个以上重复的结构单元组成。器件还包括第二导电类型终端PN结。所述第二导电类型终端PN结的形状、掺杂与第二导电类型阱区一致。最内环包围的中间区域为器件的有源区。进一步，所述在形成第二导电类型阱区之前，还包括形成有源区。所述第二导电类型保护环及结终端结与第二导电类型阱区同时形成。所述第二导电类型保护环与第二导电类型阱区具有相同的形状和工艺参数。进一步，其特征在于：所述步骤1)中形成轻掺杂第一导电类型第一外延层优选常压外延的方式。所述常压外延的温度为1180℃。所述常压外延每生长1微米降低一次掺杂源气体流量。进一步，所述步骤2)中形成重掺杂第一导电类型载流子寿命调节区包括低能量离子注入第一导电类型杂质的方式。所述低能量离子注入的注入能量为30-45KeV。所述低能量离子注入第一导电类型杂质的浓度在17-18次方量级。本专利技术的技术效果是毋庸置疑的，本专利技术具有以下优点：如图2所示，本专利技术中的带载流子寿命调节区的功率MOSFET器件，重掺杂第一导电类型载流子寿命调节区、轻掺杂第一导电类型第一外延层、轻掺杂第一导电类型第二外延层可以采用常规半导体工艺形成。由于在功率VDMOS器件的颈区之下形成了重掺杂第一导电类型载流子寿命调节区，可以复合很大一部分重粒子辐射产生的电子-空穴对，减少了栅介质层/轻掺杂第一导电类型第二外延层界面积累的电子(N沟道VDMOS器件)或空穴(P沟道VDMOS器件)数量，降低了栅氧化层中的峰值电场，且还可以降低器件的导通电阻而保持器件的其它电特性不变；具有实现简单、导通电阻低、抗SEGR能力强的优点。附图说明图1为传统VDMOS器件元胞区的剖面结构示意图；图2为本专利技术所述VDMOS器件元胞区的剖面结构示意图；图3为本专利技术所述VDMOS器件剖面结构组成示意图图3中：漏极金属层101、重掺杂第一导电类型衬底材料201、轻掺杂第一导电类型第一外延层301、重掺杂本文档来自技高网...

【技术保护点】
一种带载流子寿命调节区的功率MOSFET器件，其特征在于，包括漏极金属层(101)、重掺杂第一导电类型衬底材料(201)、轻掺杂第一导电类型第一外延层(301)、重掺杂第一导电类型载流子寿命调节区(302)、轻掺杂第一导电类型第二外延层(401)、第二导电类型阱区(402)、重掺杂第一导电类型源区(403)、栅介质层(404)、多晶硅栅介质层(405)、ILD介质层(406)、接触金属层(407)、金属层(408)和钝化介质层(409)；所述重掺杂第一导电类型衬底材料(201)覆盖于漏极金属层(101)之上；所述轻掺杂第一导电类型第一外延层(301)覆盖于重掺杂第一导电类型衬底材料(201)之上；所述轻掺杂第一导电类型第二外延层(401)覆盖于轻掺杂第一导电类型第一外延层(301)之上；所述重掺杂第一导电类型载流子寿命调节区(302)位于轻掺杂第一导电类型第二外延层(301)和轻掺杂第一导电类型第一外延层(401)之间的部分区域；所述重掺杂第一导电类型载流子寿命调节区(302)部分嵌入轻掺杂第一导电类型第一外延层(301)和轻掺杂第一导电类型第二外延层(401)的内部；所述第二导电类型阱区(402)位于轻掺杂第一导电类型第二外延层(401)的内部；所述第二导电类型阱区(402)的上表面与轻掺杂第一导电类型第二外延层(401)的部分上表面共面；所述重掺杂第一导电类型源区(403)位于第二导电类型阱区(402)的内部；所述重掺杂第一导电类型源区(403)的上表面与第二导电类型阱区(402)的部分上表面共面；所述重掺杂第一导电类型源区(403)的深度小于第二导电类型阱区(402)的深度；所述第二导电类型阱区(402)内的重掺杂第一导电类型源区(403)之间的上表面和重掺杂第一导电类型源区(403)的部分上表面，从下到上依次覆盖有接触金属层(407)、金属层(408)和钝化介质层(409)；所述第二导电类型阱区(402)的剩余上表面和第二导电类型阱区(402)之间的上表面，从下到上依次覆盖栅介质层(404)、多晶硅栅介质层(405)、ILD介质层(406)、金属层(408)和钝化介质层(409)。...

【技术特征摘要】
1.一种带载流子寿命调节区的功率MOSFET器件，其特征在于，包括漏极金属层(101)、重掺杂第一导电类型衬底材料(201)、轻掺杂第一导电类型第一外延层(301)、重掺杂第一导电类型载流子寿命调节区(302)、轻掺杂第一导电类型第二外延层(401)、第二导电类型阱区(402)、重掺杂第一导电类型源区(403)、栅介质层(404)、多晶硅栅介质层(405)、ILD介质层(406)、接触金属层(407)、金属层(408)和钝化介质层(409)；所述重掺杂第一导电类型衬底材料(201)覆盖于漏极金属层(101)之上；所述轻掺杂第一导电类型第一外延层(301)覆盖于重掺杂第一导电类型衬底材料(201)之上；所述轻掺杂第一导电类型第二外延层(401)覆盖于轻掺杂第一导电类型第一外延层(301)之上；所述重掺杂第一导电类型载流子寿命调节区(302)位于轻掺杂第一导电类型第二外延层(301)和轻掺杂第一导电类型第一外延层(401)之间的部分区域；所述重掺杂第一导电类型载流子寿命调节区(302)部分嵌入轻掺杂第一导电类型第一外延层(301)和轻掺杂第一导电类型第二外延层(401)的内部；所述第二导电类型阱区(402)位于轻掺杂第一导电类型第二外延层(401)的内部；所述第二导电类型阱区(402)的上表面与轻掺杂第一导电类型第二外延层(401)的部分上表面共面；所述重掺杂第一导电类型源区(403)位于第二导电类型阱区(402)的内部；所述重掺杂第一导电类型源区(403)的上表面与第二导电类型阱区(402)的部分上表面共面；所述重掺杂第一导电类型源区(403)的深度小于第二导电类型阱区(402)的深度；所述第二导电类型阱区(402)内的重掺杂第一导电类型源区(403)之间的上表面和重掺杂第一导电类型源区(403)的部分上表面，从下到上依次覆盖有接触金属层(407)、金属层(408)和钝化介质层(409)；所述第二导电类型阱区(402)的剩余上表面和第二导电类型阱区(402)之间的上表面，从下到上依次覆盖栅介质层(404)、多晶硅栅介质层(405)、ILD介质层(406)、金属层(408)和钝化介质层(409)。2.一种带载流子寿命调节区的功率MOSFET器件的制造方法，其特征在于，包括以下步骤：1)将轻掺杂第一导电类型第一外延层(301)覆盖于重掺杂第一导电类型衬底材料(101)之上；2)利用掩膜层在轻掺杂第一导电类型第一外延层(301)的部分上表面形成重掺杂第一导电类型载流子寿命调节区(302)掺杂窗口，掺杂、退火、去掉掩膜层，形成重掺杂第一导电类型载流子寿命调节区(302)；3)将轻掺杂第一导电类型第二外延层(401)覆盖于轻掺杂第一导电类型第一外延层(301)和重掺杂第一导电类型载流子寿命调节区(302)之上；4)利用掩膜层在轻掺杂第一导电类型第二外延层(401)的部分上表面形成第二导电类型阱...

【专利技术属性】
技术研发人员：唐昭焕，杨永晖，肖添，谭开洲，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：重庆,50