控制3D NAND闪存结构中沟道关键尺寸的方法技术

本发明专利技术提供了一种3D NAND闪存结构的沟道刻蚀过程中控制3D NAND闪存结构的沟道关键尺寸的方法，通过在沟道刻蚀工艺前增加湿法清洗的工艺步骤，能够有效清除衬底背面形成的有害的氧化物绝缘材料；由于衬底背面形成的有害的绝缘材料被去除，从而有利于衬底一侧的电极集聚更多的负电荷，进而增强等离子源正负电极之间正、负电荷的吸引力，从而保证等离子源的垂直下行，以使得等离子刻蚀尽量各向异性的垂直于衬底表面向下刻蚀，避免其他方向的无益、甚至是有害刻蚀；基于等离子刻蚀各向异性刻蚀的强化，更便于控制沟道的关键尺寸(CD)，从而有效保证了沟道关键尺寸的精度，进而提高了3D NAND闪存的整体性能。

【技术实现步骤摘要】
控制3DNAND闪存结构中沟道关键尺寸的方法
本专利技术涉及半导体制造领域，尤其涉及一种3DNAND闪存结构制备工艺，特别是一种3DNAND闪存结构的沟道刻蚀过程中控制关键尺寸(CriticalDimension)的方法。
技术介绍
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3DNOR(3D或非)闪存和3DNAND(3D与非)闪存。其中，在NOR型结构的3D闪存中，存储单元在位线和地线之间并联排列，而在NAND型结构的3D闪存中，存储单元在位线和地线之间串列排列。具有串联结构的NAND型闪存具有较低的读取速度，但是却具有较高的写入速度，从而NAND型闪存适合用于存储数据，其优点在于体积小、容量大。闪存器件根据存储单元的结构可分为叠置栅极型和分离栅极型，并且根据电荷存储层的形状分为浮置栅极器件和硅-氧化物-氮化物-氧化物(SONO)器件。其中，SONO型闪存器件具有比浮置栅极型闪存器件更优的可靠性，并能够以较低的电压执行编程和擦除操作，且SONO型闪存器件具有很薄的单元，并且便于制造。SONO型闪存器件需要进行沟道(ChannelHole，简称CH)刻蚀，例如，在包含顶层选择栅切线(TopSelectGtateCut)成形步骤的3DNAND闪存制备工艺中，沟道刻蚀通常按如下工艺进行：S1：参见图1a，在衬底1表面沉积由层间介质层2-1和牺牲介质层2-2所组成的衬底堆叠结构(O/NStacks)2；S2：为形成顶层选择栅切线(TopSelectGateCut)进行光刻(PhotoEtch，简称PH)，参见图1b，具体为，首先在衬底堆叠结构(O/NStacks)2的表面上形成顶层选择栅切线光刻层3；然后在需要形成选择栅切线(TopSelectGateCut)的位置实施光刻；S3：为形成顶层选择栅切线(TopSelectGateCut)进行刻蚀，参见图1c，具体为，采用常规刻蚀工艺在前述光刻位置形成顶层选择栅切线(TopSelectGateCut)的沟槽4，并去除所述顶层选择栅切线光刻层以露出衬底堆叠结构(O/NStacks)2的表面；S4：对顶层选择栅切线(TopSelectGateCut)沟槽进行填充，参见图1d，具体为，在所述沟槽4中采用原子层沉积工艺(ALD)沉积填充顶层选择栅切线氧化物材料5；S5：沉积沟道刻蚀用硬掩模层(HardMask，简称HM)6，参见图1e，具体为依次沉积氧化物/氮化物/氧化物；S6：为形成沟道(CH)进行光刻，参见图1f，具体为，首先在硬掩模层(HM)6的表面上形成沟道光刻层7；然后在需要形成沟道的位置实施光刻；S7：为形成沟道进行刻蚀，参见图1g，具体为，采用常规刻蚀工艺在前述光刻位置形成沟道8，并去除所述沟道光刻层7以露出衬底堆叠结构(O/NStacks)2的表面。然而在上述包含顶层选择栅切线(TopSelectGtateCut)成形步骤全制程(FullLoop)工艺中，在上述步骤S4中的ALD沉积氧化物材料过程中，衬底1的背部(Backside)难以避免地也会被沉积上氧化物材料5，而由于氧化物材料5的绝缘性，使得衬底的背面更难以存留负电荷。熟知的，在沟道刻蚀工艺步骤中，通常采用各向异性等离子干法刻蚀工艺，以保证刻蚀最大限定的发生在与衬底的垂直方向而非其他方向，而在刻蚀腔室60中，如图2所示，在远离衬底1一侧的顶部电极10处会聚集大量的正电荷20，在衬底1一侧的底部电极30处会聚集负电荷40，而正负电荷相互吸引的作用力，将会强化射频产生的等离子源50的各向同性而抑制其各向同性的倾向，从而更好地保证等离子刻蚀垂直衬底方向的向下刻蚀。但是正如前面分析过的，在衬底1背面氧化物材料5的影响下，负电荷40将会显著减少，从而减弱正、负电极相互吸引的作用力，进而在一定程度上加大了等离子刻蚀的各向同性，而在垂直衬底方向之外(如平行于衬底的方向)产生的刻蚀，无疑将会导致控制沟道关键尺寸(CriticalDimension，简称CD)变得更为困难，最终使得关键尺寸(CD)变大，进而影响沟道的性能以及最终3DNAND闪存的性能。因此，如何减少甚至消除因包含顶层选择栅切线(TopSelectGtateCut)成形步骤全制程(FullLoop)所造成的关键尺寸(CD)扩大，一直为本领域技术人员所致力研究的方向。
技术实现思路
本专利技术的目的在于提供一种3DNAND闪存结构的沟道刻蚀过程中控制沟道关键尺寸(CD)的方法，能够有效改善包含顶层选择栅切线(TopSelectGtateCut)成形步骤的全制程工艺中沟道关键尺寸(CD)扩大的问题，从而提高3DNAND闪存的性能。为了实现上述目的，本专利技术提出了一种3DNAND闪存结构的沟道刻蚀过程中控制沟道关键尺寸(CD)的方法，包括以下步骤：在衬底表面沉积衬底堆叠结构；为形成顶层选择栅切线进行光刻；为形成顶层选择栅切线进行刻蚀，以形成顶层选择栅切线沟槽；采用原子层沉积工艺对顶层选择栅切线沟槽进行氧化物填充；将原子层沉积工艺在衬底背面形成的氧化物材料去除；沉积沟道刻蚀用硬掩模层；为形成沟道进行光刻；为形成沟道进行刻蚀。进一步的，所述衬底堆叠结构为由层间介质层和牺牲介质层所组成的O/N堆叠结构(O/NStacks)，所述层间介质层为正硅酸乙酯(TEOS)，所述牺牲介质层为氮化硅(SiN)。进一步的，所述为形成顶层选择栅切线进行光刻为，首先在衬底堆叠结构的表面上形成顶层选择栅切线光刻层；然后在需要形成选择栅切线的位置实施光刻。进一步的，所述为形成顶层选择栅切线进行刻蚀为，采用常规刻蚀工艺在前述光刻位置形成顶层选择栅切线的沟槽，并去除所述顶层选择栅切线光刻层以露出衬底堆叠结构的表面。进一步的，所述沉积沟道刻蚀用硬掩模层为，在原子层沉积的氧化物材料表面依次沉积氧化物层/氮化物层/氧化物层。进一步的，所述为形成沟道进行光刻为，首先在硬掩模层的表面上形成沟道光刻层；然后在需要形成沟道的位置实施光刻。进一步的，所述为形成沟道进行刻蚀为，采用常规刻蚀工艺在前述光刻位置形成沟道，并去除所述沟道光刻层以露出衬底堆叠结构的表面。进一步的，所述为形成沟道进行刻蚀，采用等离子干法刻蚀(PlasmaDryEtch)。进一步的，将原子层沉积工艺在衬底背面形成的氧化物材料去除，采用湿法清洗(WetClean)的工艺。与现有技术相比，本专利技术的有益效果主要体现在：第一，通过在沟道刻蚀工艺前增加湿法清洗的工艺步骤，能够有效清除衬底背面形成的有害的氧化物绝缘材料；第二，由于衬底背面形成的有害的绝缘材料被去除，从而有利于衬底一侧的电极集聚更多的负电荷，进而增强等离子源正负电极之间正、负电荷的吸引力，从而保证等离子源的垂直下行，以使得等离子刻蚀尽量各向异性的垂直于衬底表面向下刻蚀，避免其他方向的无益、甚至是有害刻蚀；第三，基于等离子刻蚀各向异性刻蚀的强化，更便于控制沟道的关键尺寸(CD)，从而有效保证了沟道关键尺寸的精度，进而提高了3DNAND闪存的整体性能。本文档来自技高网...

【技术保护点】
一种3D NAND闪存结构的沟道刻蚀过程中控制沟道关键尺寸(CD)的方法，包括以下步骤：在衬底表面沉积衬底堆叠结构；为形成顶层选择栅切线进行光刻；为形成顶层选择栅切线进行刻蚀，以形成顶层选择栅切线沟槽；采用原子层沉积工艺对顶层选择栅切线沟槽进行氧化物填充；将原子层沉积工艺在衬底背面形成的氧化物材料去除；沉积沟道刻蚀用硬掩模层；为形成沟道进行光刻；为形成沟道进行刻蚀。

【技术特征摘要】
1.一种3DNAND闪存结构的沟道刻蚀过程中控制沟道关键尺寸(CD)的方法，包括以下步骤：在衬底表面沉积衬底堆叠结构；为形成顶层选择栅切线进行光刻；为形成顶层选择栅切线进行刻蚀，以形成顶层选择栅切线沟槽；采用原子层沉积工艺对顶层选择栅切线沟槽进行氧化物填充；将原子层沉积工艺在衬底背面形成的氧化物材料去除；沉积沟道刻蚀用硬掩模层；为形成沟道进行光刻；为形成沟道进行刻蚀。2.根据权利要求1所述的方法，其特征在于：所述衬底堆叠结构为由层间介质层和牺牲介质层所组成的O/N堆叠结构(O/NStacks)，所述层间介质层为正硅酸乙酯(TEOS)，所述牺牲介质层为氮化硅(SiN)。3.根据权利要求1所述的方法，其特征在于：所述为形成顶层选择栅切线进行光刻为，首先在衬底堆叠结构的表面上形成顶层选择栅切线光刻层；然后在需要形成选择栅切线的位置实施光刻。4.根据权利要求3所述的方法，其特征在于：所述为形成顶层选择栅切线...

【专利技术属性】
技术研发人员：何佳，刘藩东，王鹏，张若芳，夏志良，霍宗亮，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42