半导体装置制造方法及图纸

通过在衬底的顶表面之上装配包括具有小直径的半导体芯片和具有大直径的半导体芯片的芯片层压制件形成的半导体装置中，防止过度的压力施加至这两个半导体芯片的接合点。通过在支撑衬底之上装配具有大直径的第一半导体芯片，然后在所述第一半导体芯片之上装配具有小直径的第二半导体芯片，可以：抑制装配在所述第一半导体芯片之上的第二半导体芯片的倾斜和不稳定；从而阻止过度的压力施加至所述第一半导体芯片和第二半导体芯片的接合点。

【技术实现步骤摘要】
半导体装置本申请是申请号为201310314424.0、申请日为2013年7月24日、专利技术名称为“制造半导体装置的方法”的专利技术专利申请的分案申请。相关申请的交叉引用在此通过引用并入2012年8月31日提交的日本专利申请第2012-190993号的全部公布内容，包括说明书、附图和摘要。
本专利技术涉及一种制造半导体装置的方法和一种可有效地应用到例如通过在衬底的顶表面之上装配芯片层压制件形成半导体装置的制造技术，所述芯片层压制件包括小直径半导体芯片和大直径半导体芯片。
技术介绍
专利文献1公开了通过在配线衬底的顶表面之上装配控制器芯片和在该控制器芯片的顶表面之上层压存储器芯片形成的SIP(SystemInPackage，系统级封装)型半导体装置。使用倒装(正面朝下)焊接法通过凸点(突起)电极将控制存储器芯片的控制器芯片装配在配线衬底的顶表面之上，在配线衬底和控制器芯片之间的间隙填充粘合剂。同时，使用正面朝上焊接法通过粘合剂将存储器芯片装配在控制器芯片的顶表面之上，存储器芯片的电极焊盘(焊盘)通过电线与配线衬底的电极焊盘(焊接引线)电连接。专利文献2和3公开了一种通过在相对布置的金属衬底和配线衬底之间装配多个半导体芯片(芯片层压制件)来形成的COC(ChipOnChip，叠层芯片)型半导体装置。配置所述芯片层压制件的半导体芯片：包括多个存储器芯片和控制所述存储器芯片的接口芯片；并且通过穿透所述半导体芯片形成的通孔和在所述通孔的两端形成的凸点电极彼此电连接。在所述芯片层压制件中，具有比存储器芯片小的面积的接口芯片布置在最靠近配线衬底的位置，并且接口芯片的凸点电极通过布线凸痕与配线衬底的电极焊盘电连接。【在先技术文献】【专利文献】专利文献1日本未审查专利公开文献2005-191053专利文献2日本未审查专利公开文献2011-187574专利文献3日本未审查专利公开文献2010-251408
技术实现思路
当生产专利文献2和3公开的这样的芯片层压制件结构时，如果意图首先在衬底(布线衬底)的顶表面之上装配第一半导体芯片并且然后在所述第一半导体芯片之上层压具有比所述第一半导体芯片大的直径的第二半导体芯片，所产生的问题是组装困难，包括第二半导体芯片向下面的第一半导体芯片倾斜。根据本说明书的描述和附图，其他问题和新颖特征会显而易见。用于解决本申请披露的问题的手段的代表性要点简要阐述如下。根据本申请的一种实施方式的制造半导体装置的方法，包括下述步骤：(a)在支撑衬底之上装配第一半导体芯片，第一半导体芯片具有第一主表面、在所述第一主表面上形成的第一主表面焊盘、和在所述第一主表面焊盘之上形成的第一导电部件，以使与所述第一主表面相反的第一背表面面向所述支撑衬底；(b)在所述步骤(a)之后，将第二半导体芯片装配在所述第一半导体芯片的第一主表面之上以使第二背表面面向所述第一半导体芯片的第一主表面，并且通过所述第一导电部件将所述第一半导体芯片的第一主表面焊盘与所述第二半导体芯片的第二背表面焊盘电连接，所述第二半导体芯片具有第二主表面、在所述第二主表面之上形成的第二主表面焊盘、在所述第二主表面焊盘之上形成的第二导电部件、以及在与所述第二主表面相反的所述第二背表面上形成并且与所述第二主表面焊盘电连接的第二背表面焊盘，且第二半导体芯片具有比所述第一半导体芯片的外形尺寸小的外形尺寸；(c)在所述步骤(b)之后，使用密封材料密封所述第一半导体芯片、所述第二半导体芯片、以及第二导电部件，以便所述第二导电部件不从所述密封材料中暴露；(d)在所述步骤(c)之后，使用密封材料固定基部衬底，基部衬底具有第三表面、在所述第三表面之上形成的多个焊接引线、以及在与所述第三表面相对的第四表面之上形成的多个隆起连接盘，以使所述第三表面面向所述支撑衬底，并且将所述基部衬底的焊接引线与所述第二半导体芯片的第二导电部件电连接；以及(e)在所述步骤(d)之后，在所述基部衬底的所述多个隆起连接盘的每个隆起连接盘处布置外部端子。通过本申请公开的本专利技术获得的代表性效果简要阐述如下。通过在支撑衬底之上装配第一半导体芯片之后在所述第一半导体芯片之上装配具有比第一半导体芯片小的外形尺寸的第二半导体芯片，可以：抑制装配在所述第一半导体芯片之上的所述第二半导体芯片的倾斜和不稳定；从而阻止过度的压力施加至所述第一半导体芯片和所述第二半导体芯片的接合处。附图说明图1是根据实施方式1的半导体装置的顶表面侧的平面图。图2是根据实施方式1的半导体装置的背表面侧的平面图。图3是沿图1中线A-A截取的截面图。图4是微型计算机芯片的主表面侧的平面图。图5是微型计算机芯片的背表面侧的平面图。图6是微型计算机芯片的部分扩大截面图。图7是存储器芯片的主表面侧的平面图。图8是存储器芯片的部分扩大截面图。图9A是显示根据实施方式1用于制造半导体装置的大型衬底的芯片装配表面的俯视图，并且图9是所述大型衬底的截面图。图10是根据实施方式1的用于制造半导体装置的半导体晶片的平面图。图11是显示根据实施方式1的制造半导体装置的方法的平面图。图12是显示根据实施方式1的制造半导体装置的方法的部分扩大截面图。图13是显示接着图11的制造半导体装置的方法的平面图。图14是显示接着图12的制造半导体装置的方法的部分扩大截面图。图15是显示接着图13的制造半导体装置的方法的平面图。图16是显示接着图14的制造半导体装置的方法的部分扩大截面图。图17是根据实施方式1用于制造半导体装置的半导体晶片的平面图。图18是显示接着图16的制造半导体装置的方法的部分扩大截面图。图19是根据实施方式1的用于制造半导体装置的大型配线衬底的芯片装配表面的平面图。图20是根据实施方式1的用于制造半导体装置的大型配线衬底的装配表面的平面图。图21是显示接着图18的制造半导体装置的方法的部分扩大截面图。图22是显示接着图16的制造半导体装置的方法的另一实施例的部分扩大截面图。图23是显示接着图18的制造半导体装置的方法的另一实施例的平面图。图24是显示接着图18的制造半导体装置的方法的另一实施例的平面图。图25是显示接着图21的制造半导体装置的方法的部分扩大截面图。图26是显示根据实施方式1的半导体装置的修改实施例的截面图。图27是显示根据实施方式2的制造半导体装置的方法的部分扩展截面图。图28是显示接着图27的制造半导体装置的方法的部分扩大截面图。图29是显示接着图28的制造半导体装置的方法的部分扩大截面图。图30是显示接着图29的制造半导体装置的方法的部分扩大截面图。图31是显示接着图30的制造半导体装置的方法的部分扩大截面图。图32是显示接着图31的制造半导体装置的方法的部分扩大截面图。图33是显示接着图32的制造半导体装置的方法的部分扩大截面图。图33是显示接着图32的制造半导体装置的方法的部分扩大截面图。图34是显示接着图33的制造半导体装置的方法的部分扩大截面图。图35是显示接着图34的制造半导体装置的方法的部分扩大截面图。图36是显示接着图35的制造半导体装置的方法的部分扩大截面图。图37是显示接着图36的制造半导体装置的方法的部分扩大截面图。图38是显示根据实施方式2的半导体装置的截面图。图39是显示根据实施方式2的半导体装置的修改实本文档来自技高网...

【技术保护点】
一种半导体装置，包括：(a)具有第一表面的第一衬底；(b)第一半导体芯片，装配在所述第一衬底的第一表面之上以便所述第一半导体芯片的第一背表面面向所述第一衬底的第一表面，其中，所述第一半导体芯片具有与所述第一背表面相反的第一主表面、在所述第一主表面上形成的第一主表面焊盘、以及在所述第一主表面焊盘之上形成的第一导电部件；(c)第二半导体芯片，装配在所述第一半导体芯片的第一主表面之上以便所述第二半导体芯片的第二背表面面向所述第一半导体芯片的第一主表面，所述第一半导体芯片的第一主表面焊盘通过所述第一导电部件与所述第二半导体芯片的第二背表面焊盘电连接，其中，所述第二半导体芯片具有与所述第二背表面相反的第二主表面、在所述第二主表面之上形成的第二主表面焊盘、以及在所述第二主表面焊盘之上形成的第二导电部件，其中，所述第二背表面焊盘形成在所述第二背表面上且与所述第二主表面焊盘电连接，以及其中，在平面视图中，所述第二半导体芯片的区域比所述第一半导体芯片的区域小；(d)一体的密封材料，密封所述第一半导体芯片、所述第二半导体芯片、和所述第二导电部件；(e)基部衬底，直接安装于所述密封材料以便所述基部衬底的第三表面面向所述第一衬底的第一表面，在所述基部衬底的第三表面上形成的焊接引线与所述第二半导体芯片的第二导电部件电连接，其中，所述基部衬底的第四表面与所述第三表面相反，以及其中，在所述第四表面上形成有隆起连接盘，并且所述隆起连接盘与所述焊接引线电连接；以及(f)在所述隆起连接盘上形成的外部端子。...

【技术特征摘要】
2012.08.31 JP 2012-1909931.一种半导体装置，包括：(a)具有第一表面的第一衬底；(b)第一半导体芯片，装配在所述第一衬底的第一表面之上以便所述第一半导体芯片的第一背表面面向所述第一衬底的第一表面，其中，所述第一半导体芯片具有与所述第一背表面相反的第一主表面、在所述第一主表面上形成的第一主表面焊盘、以及在所述第一主表面焊盘之上形成的第一导电部件；(c)第二半导体芯片，装配在所述第一半导体芯片的第一主表面之上以便所述第二半导体芯片的第二背表面面向所述第一半导体芯片的第一主表面，所述第一半导体芯片的第一主表面焊盘通过所述第一导电部件与所述第二半导体芯片的第二背表面焊盘电连接，其中，所述第二半导体芯片具有与所述第二背表面相反的第二主表面、在所述第二主表面之上形成的第二主表面焊盘、以及在所述第二主表面焊盘之上形成的第二导电部件，其中，所述第二背表面焊盘形成在所述第二背表面上且与所述第二主表面焊盘电连接，以及其中，在平面视图中，所述第二半导体芯片的区域比所述第一半导体芯片的区域小；(d)一体的密封材料，密封所述第一半导体芯片、所述第二半导体芯片、和所述第二导电部件；(e)基部衬底，直接安装于所述密封材料以便所述基部衬底的第三表面面向所述第一衬底...

【专利技术属性】
技术研发人员：杉山道昭，木下顺弘，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP