硅通孔互连结构及其形成方法技术

一种硅通孔互连结构及其形成方法，其中方法包括：提供基底，所述基底包括第一面；在部分所述基底第一面表面形成第一电连接层，所述第一电连接层的电阻小于多晶硅的电阻；在部分所述第一电连接层表面形成第一插塞；形成所述第一插塞之后，形成贯穿基底的通孔，所述通孔底部暴露出第一电连接层；在所述通孔内形成第二插塞。所述方法使得第一插塞与第二插塞之间的电阻较小。

【技术实现步骤摘要】
硅通孔互连结构及其形成方法
本专利技术涉及半导体封装技术，尤其涉及一种硅通孔互连结构及其形成方法。
技术介绍
随着半导体技术的不断发展，半导体器件的特征尺寸变得越来越小，因此，在二维的封装结构中，继续增加半导体器件的数量变得越来越困难。一种有效提高芯片集成度的方法包括：三维封装。目前三维封装包括基于金线键合的芯片堆叠(DieStacking)、封装堆叠(PackageStacking)和基于硅通孔(ThroughSiliconVia，TSV)的三维堆叠。其中，基于硅通道的三维堆叠技术具有以下三个优点：高密度集成；大幅地缩短电互连的长度，从而能够很好地解决出现在二维系统级芯片技术中的信号延迟等问题；利用硅通孔技术，可以把具有不同功能的芯片(如射频、内存、逻辑、MEMS等)集成在一起来实现封装芯片的多功能。因此，所述利用硅通道互连结构的三维堆叠技术日益成为一种较为流行的芯片封装技术。然而，所述硅通孔互连结构的电阻较大。
技术实现思路
本专利技术解决的技术问题是提供一种硅通孔互连结构及其形成方法，以降低硅通孔互连结构的电阻。为解决上述技术问题，本专利技术实施例提供一种硅通孔互连结构的形成方法，包括：提供基底，所述基底包括第一面；在部分所述基底第一面表面形成第一电连接层，所述第一电连接层的电阻小于多晶硅的电阻；在部分所述第一电连接层表面形成第一插塞；形成所述第一插塞之后，形成贯穿所述基底的通孔，所述通孔底部暴露出第一电连接层；在所述通孔内形成第二插塞。可选的，第一电连接层的形成步骤包括：在所述基底第一面表面形成第一电连接膜，所述第一电连接膜上具有第一掩膜层，所述第一掩膜层暴露出部分第一电连接膜；以所述第一掩膜层为掩膜，刻蚀所述第一电连接膜，直至暴露出基底第一面，形成第一电连接层。可选的，所述第一电连接膜的材料为硅化钨或者金属。可选的，所述第一电连接膜的形成工艺包括：化学气相沉积工艺或物理气相沉积工艺。可选的，所述第一电连接层的厚度为：50纳米～150纳米。可选的，形成所述第一插塞之后，所述形成方法还包括：在所述第一插塞表面形成互连结构，所述互连结构域第一插塞接触。本专利技术还提供一种硅通道互连结构，包括：基底，所述基底包括第一面；位于部分基底第一面表面的第一电连接层，所述第一电连接层的电阻小于多晶硅的电阻；位于部分所述第一电连接层表面的第一插塞，所述第一插塞与第一电连接层接触；贯穿所述基底的通孔，所述通孔底部暴露出第一电连接层；位于所述通孔内的第二插塞。与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：本专利技术技术方案提供的硅通孔互连结构的形成方法中，在所述基底第一面形成第一电连接层，所述第一电连接层用于实现第一插塞与第二插塞的电学连接。由于所述第一电连接层的电阻小于多晶硅的电阻，使得第一插塞和第二插塞之间的电阻较小，因此，有利于降低硅通道互连结构的能耗。附图说明图1是一种硅通孔互连结构的结构示意图；图2至图11是本专利技术硅通孔互连结构的形成方法一实施例各步骤的结构示意图。具体实施方式正如
技术介绍
所述，所述硅通孔互连结构的电阻较高。图1是一种硅通孔互连结构的结构示意图。请参考图1，基底100，所述基底100包括第一区A和第二区B，所述基底100具有第一面1；位于所述第一区A第一面1的电连接层101；位于部分所述电连接层101表面的第一插塞102，；贯穿所述基底100的通孔(图中未标出)，所述通孔底部暴露出电连接层101；位于所述通孔内的第二插塞103。上述硅通孔互连结构中，所述电连接层101用于实现第二插塞103与第一插塞102之间的电连接。而所述第二区B基底100上还具有栅极层(图中未示出)，所述栅极层的材料包括多晶硅。由于所述栅极层和电连接层同时形成，因此，所述电连接层的材料包括多晶硅。然而，多晶硅的电阻较大，使得第一插塞102和第二插塞103之间的电阻较大，则所述硅通道互连结构的能耗较大。为解决所述技术问题，本专利技术提供了一种硅通孔互连结构的形成方法，包括：在部分所述基底第一面形成第一电连接层，所述第一电连接层的电阻小于多晶硅的电阻；在部分所述第一点连接层表面形成第一插塞；形成第一插塞之后，形成贯穿所述基底的通孔，所述通孔底部暴露出第一电连接层；在所述通孔内形成第二插塞。所述方法能够降低硅通孔互连结构的电阻。为使本专利技术的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。图2至图11是本专利技术硅通孔互连结构的形成方法一实施例各步骤的结构示意图。请参考图2，提供基底200，所述基底200包括第一面11。在本实施例中，所述基底200的材料为硅。在其他实施例中，所述基底的材料包括：锗、硅锗、碳化硅或者氮化镓。所述基底200的表面形成若干半导体器件(未图示)，如：MOS晶体管、电阻、电容、存储器。所述基底200第一面11的表面用于后续形成第一电连接层。所述基底200还包括第二面12，所述第二面12表面用于后续形成材料层。所述基底200包括第一区Ⅰ和第二区Ⅱ，所述第一区Ⅰ用于后续形成硅通孔互连结构，所述第二区Ⅱ用于形成半导体器件，所述半导体器件包括栅极层。所述基底200内还具有隔离结构201，所述隔离结构201用于实现半导体不同器件之间的电隔离。相邻的隔离结构201用于定义后续通孔的位置，防止通孔打偏。并且，即使所述通孔打偏，所述隔离结构201用于实现硅通孔互连结构与其他半导体器件之间的电隔离。所述隔离结构201的材料包括：氧化硅。请参考图3，在所述第一区Ⅰ基底200第一面11表面形成第二电连接层202；在所述第二电连接层202表面形成第一电连接层203，所述第一电连接层203的电阻小于第二电连接层202的电阻。在本实施例中，所述第二区Ⅱ基底200上具有栅极层，所述栅极层和第二电连接层202同时形成，因此，所述第二电连接层202的材料包括多晶硅。所述第一电连接层203的形成步骤包括：在所述基底200第一面11和第二电连接层202表面形成第一电连接膜，所述第一电连接膜上具有第一掩膜层(图中未示出)，所述第一掩膜层的顶部暴露出第二区Ⅱ第一电连接膜的表面；以所述第一掩膜层为掩膜，刻蚀所述第一电连接膜，直至暴露出基底200第一面11表面，形成第一电连接层203。在本实施例中，所述第一电连接膜的材料为硅化钨，相应的，第一电连接层203的材料为硅化钨。在其他实施例中，所述第一电连接膜的材料包括金属，相应的，第一电连接层的材料为金属。所述第一电连接膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。所述第一掩膜层的材料包括：氧化硅、氮化硅、光刻胶或金属材料，其中，金属材料包括：TiN、TaN或WN。所述第一掩膜层用于作为第二电连接层202和第一电连接层203的掩膜。后续位于通孔内的第二插塞贯穿第二电连接层202，且暴露出第一电连接层203，因此，所述第一电连接层203用于实现第二插塞与后续第一插塞的电学连接。在其他实施例中，仅形成第一电连接层，所述第一电连接层用于实现第二插塞与第一插塞之间的电学连接。所述第一电连接层203的电阻小于第二电连接层202的电阻，则第二插塞与第一插塞之间的电阻较小，有利于降低半导体器件的能耗。所述第一电连接层203的厚度为：50纳米～150纳米，选择所述第一电连接层2本文档来自技高网...

【技术保护点】
一种硅通孔互连结构的形成方法，其特征在于，包括：提供基底，所述基底包括第一面；在部分所述基底第一面表面形成第一电连接层，所述第一电连接层的电阻小于多晶硅的电阻；在部分所述第一电连接层表面形成第一插塞；形成第一插塞之后，形成贯穿基底的通孔，所述通孔底部暴露出第一电连接层；在所述通孔内形成第二插塞。

【技术特征摘要】
1.一种硅通孔互连结构的形成方法，其特征在于，包括：提供基底，所述基底包括第一面；在部分所述基底第一面表面形成第一电连接层，所述第一电连接层的电阻小于多晶硅的电阻；在部分所述第一电连接层表面形成第一插塞；形成第一插塞之后，形成贯穿基底的通孔，所述通孔底部暴露出第一电连接层；在所述通孔内形成第二插塞。2.如权利要求1所述的硅通孔互连结构的形成方法，其特征在于，第一电连接层的形成步骤包括：在所述基底第一面表面形成第一电连接膜，所述第一电连接膜上具有第一掩膜层，所述第一掩膜层暴露出部分第一电连接膜；以所述第一掩膜层为掩膜，刻蚀所述第一电连接膜，直至暴露出基底第一面，形成第一电连接层。3.如权利要求2所述的硅通孔互连结构的形成方法，其特征在于，所述第一电连接膜的材料为硅化钨或者金属。4.如权利要求3所述的硅通孔互连结构的形成方法，其特征在于，所述第一电连接膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。5.如权利要求1所述的硅通孔互连结构的...

【专利技术属性】
技术研发人员：冉春明，黄仁德，李志伟，王欢，
申请(专利权)人：德淮半导体有限公司，
类型：发明
国别省市：江苏,32