制造半导体器件的方法技术

本发明专利技术提供一种能够执行半导体器件的产品管理和/或迅速缺陷分析而未减少组装和测试过程中的吞吐量的技术。分别向在制造半导体器件(QFP)时使用的多个衬底(引线框)和向用于运送多个衬底的运送单元(架、批次、堆叠箱等)附着唯一标识信息。然后相互关联运送单元的标识信息(架ID)和向运送单元中存储的衬底的标识信息(衬底ID)。然后，在从向每个制造装置的加载器单元设置的运送单元取出衬底并且向装置的处理单元供应衬底时以及在向装置的卸载器单元的运送单元中存储其处理完成的衬底时，检查在运送单元的标识信息与衬底的标识信息之间的关联性。

【技术实现步骤摘要】
制造半导体器件的方法本申请是于2013年7月12日提交的、申请号为201310300247.0、专利技术名称为“制造半导体器件的方法”的中国专利技术专利的分案申请。相关申请的交叉引用于2012年7月13日提交的第2012-157598号日本专利申请的公开内容(包括说明书、说明书附图和说明书摘要)通过整体引用而并入于此。
本专利技术涉及制造半导体器件的方法，并且具体地涉及一种能够恰当确定在半导体器件的制造过程中出现的缺陷的原因的半导体制造技术。
技术介绍
半导体制造商在半导体器件(半导体封装)的表面上显示产品信息(诸如产品类型名称、客户标志标记和生产码)以便执行半导体器件的产品管理和/或缺陷分析。公开号为2011-66340的日本专利公开一种用于向生产线的主服务器中相互关联地存储半导体封装的每个制造过程中的制造条件和半导体器件的标识编号并且也在半导体封装的表面上标记与上述标识编号对应的二维码(二维条形码)的技术。根据这一技术，例如在缺陷出现于半导体封装中时，变得有可能通过读取半导体封装上标记的二维码以标识该标识编号并且追踪主服务器中存储的半导体封装的制造条件来执行半导体封装的缺陷分析。
技术实现思路
这里将半导体器件的制造过程大致地划分成晶片过程以及在晶片过程之后执行的组装和测试过程(组装过程或者封装过程)。具体而言，晶片过程是用于通过光刻技术、CVD技术、溅射技术、蚀刻技术等的组合在由单晶硅等形成的半导体晶片的主表面(集成电路形成表面)上形成集成电路的过程。另一方面，组装和测试过程包括：在衬底(引线框、布线衬底等)上装配从其晶片过程完成的半导体晶片获得的半导体芯片的过程(裸片键合过程)；经由传导部件(接线、突出电极等)将衬底上装配的半导体芯片电耦合到衬底的外部端子的过程(键合过程)；用密封体(树脂、陶瓷等)密封半导体芯片的过程；等等。本专利技术人已经研究在组装和测试过程中的相应过程之间运送多个衬底而衬底存储于运送单元(组装架、组装批次、堆叠箱等)中。为了这样做，当在完成的半导体器件中发现缺陷时(即在执行缺陷分析时)，需要能够执行包括对与使用的运送单元有关的信息的分析的缺陷分析(原因调查)。本专利技术的其它目的和新特征将从本说明书的描述和附图中变得清楚。下文简要地说明在本申请中公开的专利技术之中的典型专利技术的概况。在本申请的一个实施例中的一种制造半导体器件的方法包括以下步骤：(a)提供其中存储多个第一衬底的第一个架，第一个架具有第一架标识信息，第一架衬底各自具有用于相互区分它们并且与第一架标识信息关联的第一衬底标识信息；(b)在第一组装和测试过程装置的加载器单元中设置第一个架，读取第一架的架标识信息，并且由此获得存储于第一个架中的第一衬底中的每个第一衬底的第一衬底标识信息；(c)读取向第一组装和测试过程装置的卸载器单元设置的第二个架的架标识信息，并且向更高级系统登记第二个架作为用于存储第一衬底的架；(d)在步骤(c)之后，在第一个架中取出第一个第一衬底，并且向第一组装和测试过程装置的处理单元供应第一个第一衬底；并且(e)在步骤(d)之后，对第一个第一衬底执行第一处理，其中在执行步骤(e)之时，读取从第一个架取出的第二个第一衬底的第一衬底标识信息，并且比对已经向更高级系统预先登记的第二个第一衬底的第一衬底标识信息检查从第一个架取出的第二个第一衬底的第一衬底标识信息；(f)在步骤(e)之后，从处理单元取出第一个第一衬底，并且向在第一组装和测试过程装置的卸载器单元中设置的第二个架供应第一个第一衬底，其中读取从处理单元取出的第一个第一衬底的衬底标识信息，并且由此获得关于第一个第一衬底的信息，并且如果第一个第一衬底在第一架衬底之中是第一个则向第二个架中存储第一个第一衬底；并且(g)在从第一个架卸除所有第一衬底之后，在第一组装和测试过程装置的加载器单元中设置包含多个第三衬底的第三个架。根据该实施例，即使向第一组装和测试过程装置的处理单元连续供应存储于第一个架中的多个第一衬底和存储于第三个架中的多个第三衬底，仍然有可能防止将要向其它架中收集的第三衬底混入第二个架中的问题。因此，可以执行半导体器件的产品管理和/或迅速缺陷分析而未减少组装和测试过程处理的吞吐量。附图说明图1是示出作为一个实施例的QFP制造过程的整个流程图；图2是在制造QFP时使用的引线框的整个平面图；图3是在制造QFP时使用的半导体晶片的整个平面图；图4是ID标记过程的概念图；图5是引线框的整个平面图，其中在外框部分的表面上标记二维码；图6是示出二维码标记方法的另一示例的引线框的整个平面图；图7是裸片键合过程的概念图；图8是示出其中在芯片装配区域的表面上供应粘合剂的状态的引线框的整个平面图；图9是示出其中在芯片装配区域的表面上布置半导体芯片的状态的引线框的整个平面图；图10是接线键合过程的概念图；图11是在图10之后的接线键合过程的概念图；图12是引线框的主要部分的放大平面图，该平面图示出其中用接线耦合半导体芯片和引线的状态；图13是在图11之后的接线键合过程的概念图；图14是在图13之后的接线键合过程的概念图；图15是在图14之后的接线键合过程的概念图；图16是在图15之后的接线键合过程的概念图；图17是在图16之后的接线键合过程的概念图；图18是引线框的主要部分的放大平面图，该平面图示出其中用模制树脂密封半导体芯片、接线、芯片装配区域、每个引线的一部分和每个悬置引线的一部分的状态；图19是引线框的主要部分的放大平面图，该平面图示出其中切割连结条的状态；图20是引线框的主要部分的放大平面图，其中在密封体的表面上标记二维码；图21A和21B是示出在密封体的表面上标记二维码的方法的概念图，其中图21A是从与引线框的运送方向平行的方向所见的侧视图，并且图21B是从与引线框的运送方向垂直的方向所见的侧视图；图22是在外镀制过程之后的引线框的主要部分的放大平面图；图23是示出引线框切割过程的主要部分的放大平面图；图24是示出在形成引线之后的QFP的截面图；图25是监督图1中所示每个制造装置的主服务器的示意配置图；图26是制造装置的管理服务器的示意配置图，该管理服务器从主服务器接收指令并且个别控制每个制造装置；图27是图示在加载器侧上的制造装置的大致操作的流程图；图28是图示在卸载器侧上的制造装置的大致操作的流程图；图29是图示在相同衬底中的工作/处理的大致操作的流程图；图30A和30B是示出在主服务器中预备的数据表或者数据库的管理项目的概况的图表，其中图30A是在将要制造的产品的名称与半导体晶片的制造批次之间的对应表，并且图30B是在将要制造的半导体晶片的制造批次与可以用于该半导体晶片的衬底之间的对应表；图31A是在每个半导体芯片的标识信息(芯片ID)、半导体晶片的制造批次、半导体晶片的标识信息(晶片编号)、半导体晶片中的位置坐标和质量信息之间的对应表；图31B是在制造过程的系列步骤、制造装置和制造(工作)条件之间的对应表；图32是用于管理每个半导体芯片的制造历史的对应表(数据库)；图33是用于管理将要向运送单元(这里为组装架)中存储的衬底的存储(过程中)情形的对应表(管理表)；图34是组装架的透视图；图35是集成架的透视图；图36是在图4之后的ID标记过程的概念图；图37是在本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括以下步骤：(a)提供各自包括多个芯片装配部分和外部端子形成部分的多个衬底；(b)在所述衬底中的每个衬底中，在所述芯片装配部分中的每个芯片装配部分上装配半导体芯片；(c)在步骤(b)之后，在所述衬底中的每个衬底中，用传导部件电耦合所述半导体芯片的键合焊盘和所述外部端子形成部分；(d)在步骤(c)之后，在所述衬底中的每个衬底中，用树脂密封体密封所述半导体芯片和所述传导部件；(e)在步骤(d)之后，在所述衬底中的每个衬底中，在所述树脂密封体的表面上形成包括产品信息的标记；(f)在步骤(e)之后，在所述衬底中的每个衬底中，在向所述树脂密封体以外暴露的所述外部端子形成部分的表面上形成镀制层；(g)在步骤(f)之后，在所述衬底中的每个衬底中，通过切割所述树脂密封体和所述外部端子形成部分将所述衬底单一化成多个半导体器件；(h)在步骤(g)之后，在所述半导体器件中的每个半导体器件中，执行用于筛选用所述树脂密封体密封的所述半导体器件的特性缺陷的测试；(i)在步骤(h)之后，在所述半导体器件中的每个半导体器件中，执行用于筛选可视缺陷的视觉检验；并且(j)在所述半导体器件之中，装运在步骤(i)中确定为无缺陷的所述半导体器件，其中向所述衬底、所述衬底的所述芯片装配部分、所述半导体芯片以及用于存储和运送所述衬底的架中的每项附着唯一标识信息，其中在步骤(b)和后续步骤中的每个步骤中，经由服务器相互关联所述步骤中的每个步骤的制造历史和所述标识信息，由此执行所述半导体器件的过程控制，并且其中按架为单位执行所述过程控制直至步骤(c)，而在步骤(d)中和之后按批次为单位执行所述过程控制。...

【技术特征摘要】
2012.07.13 JP 2012-1575981.一种制造半导体器件的方法，包括以下步骤：(a)提供各自包括多个芯片装配部分和外部端子形成部分的多个衬底；(b)在所述衬底中的每个衬底中，在所述芯片装配部分中的每个芯片装配部分上装配半导体芯片；(c)在步骤(b)之后，在所述衬底中的每个衬底中，用传导部件电耦合所述半导体芯片的键合焊盘和所述外部端子形成部分；(d)在步骤(c)之后，在所述衬底中的每个衬底中，用树脂密封体密封所述半导体芯片和所述传导部件；(e)在步骤(d)之后，在所述衬底中的每个衬底中，在所述树脂密封体的表面上形成包括产品信息的标记；(f)在步骤(e)之后，在所述衬底中的每个衬底中，在向所述树脂密封体以外暴露的所述外部端子形成部分的表面上形成镀制层；(g)在步骤(f)之后，在所述衬底中的每个衬底中，通过切割所述树脂密封体和所述外部端子形成部分将所述衬底单一化成多个半导体器件；(h)在步骤(g)之后，在所述半导体器件中的每个半导体器件中，执行用于筛选用所述树脂密封体密封的所述半导体器件的特性缺陷的测试；(i)在步骤(h)之后，在所述半导体器件中的每个半导体器件中，执行用于筛选可视缺...

【专利技术属性】
技术研发人员：酒井宣隆，大武守，斋藤浩儿，高桥富视，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP