短制程阶段的三维存储器电性测试方法及测试结构技术

本发明专利技术提供一种短制程阶段的三维存储器电性测试方法及测试结构，属于半导体技术领域。所述方法包括：提供短制程阶段的三维存储器(阵列区尚无通孔)；研磨短制程阶段的三维存储器中待测区域的沟道孔至露出多晶硅插塞，并在露出的多晶硅插塞上沉积金属形成位线引出端；研磨短制程阶段的三维存储器中的台阶区至露出所有的栅极层，并在露出的栅极层上沉积金属形成字线引出端；对形成的位线引出端和字线引出端施加电压，完成待测区域的电性测试。本发明专利技术中，实现了对短制程阶段的三维存储器的电性测试，其能够有效地确保前段制程的可行性，进而为提高三维存储器成品的良率提供有力保障。

【技术实现步骤摘要】
短制程阶段的三维存储器电性测试方法及测试结构
本专利技术涉及半导体
，尤其涉及一种短制程阶段的三维存储器电性测试方法及测试结构。
技术介绍
随着对集成度和存储容量需求的不断发展，三维存储器应运而生，其是一种基于平面存储器的新型产品，结构复杂并且制程周期相对较长。现阶段，在新产品研发生产过程中，通常有一些短制程阶段(ShortLoop)需要对前期的产品器件性能进行测试以评估前段制程的可行性。但是由于制造周期限制等因素，往往无法等到前期完整的工艺制程(FullProcess)全部完成后再做测试评估，因而为前期的测试带来了很大困难；对于集成度高、结构复杂为三维存储器而言，如何对其进行短制程阶段器件性能的测试则更是难上加难；其中，短制程阶段的三维存储器，其结构如图1所示，其台阶区附近的俯视图如图2所示，可以看出其结构相当复杂。目前，已有一些对于全制程的三维存储器的器件性能测试方式，通常是对其进行正面(Z方向)研磨至接触孔层，并将需要测试的栅极层以电路修补的方式连到一起，以完成电性测试。但是对于短制程阶段的三维存储器，由于其很多后续的层次和连接尚未做好，故全制程的三维存储器的器件性能测试方式并不能完美地适用于短制程阶段的三维存储器的器件性能测试。而现有的短制程阶段的三维存储器，通常又会遇到一些如图3所示的阵列区通孔未连上，栅极与坞墙短路，栅极接触未连上等问题；因此，寻求一个通用有效的方式对短制程阶段的三维存储器的器件性能进行测试，以确保前段制程的可行性，进而保障全制程得到的三维存储器成品的良率具有深远意义。
技术实现思路
为解决现有技术的不足，本专利技术提供一种短制程阶段的三维存储器电性测试方法及测试结构。一方面，本专利技术提供一种短制程阶段的三维存储器电性测试方法，包括：提供短制程阶段的三维存储器；研磨所述短制程阶段的三维存储器中待测区域的沟道孔至露出多晶硅插塞，并在露出的多晶硅插塞上沉积金属形成位线引出端；研磨所述短制程阶段的三维存储器中的台阶区至露出所有的栅极层，并在露出的栅极层上沉积金属形成字线引出端；对所述位线引出端和所述字线引出端施加电压，完成待测区域的电性测试。可选地，采用化学机械研磨工艺沿第三方向研磨所述短制程阶段的三维存储器中待测区域的沟道孔至露出多晶硅插塞；可选地，采用化学机械研磨工艺沿第一方向或者第二方向研磨所述短制程阶段的三维存储器中的台阶区至露出所有的栅极层。可选地，所述在露出的多晶硅插塞上沉积金属形成位线引出端，具体为：通过聚焦离子束在露出的多晶硅插塞上沉积钨形成位线引出端；可选地，所述在露出的栅极层上沉积金属形成字线引出端，具体为：通过聚焦离子束在露出的栅极层上沉积钨形成字线引出端。可选地，通过纳米探针对所述位线引出端和所述字线引出端施加电压，完成待测区域的电性测试。另一方面，本专利技术提供一种短制程阶段的三维存储器电性测试结构，包括：短制程阶段的三维存储器；形成于所述短制程阶段的三维存储器的待测区域中的位线引出端；形成于所述短制程阶段的三维存储器的台阶区中的字线引出端。可选地，所述位线引出端形成于所述待测区域中沟道孔露出的多晶硅插塞上。可选地，所述字线引出端形成于台阶区中露出的栅极层上。可选地，所述位线引出端和所述字线引出端为金属钨。本专利技术的优点在于：本专利技术中，通过对短制程阶段的三维存储器中待测区域的沟道孔进行研磨至露出多晶硅插塞，并在露出的多晶硅插塞上沉积金属形成位线引出端；以及对其台阶区研磨至露出所有的栅极层，并在露出的栅极层上沉积金属形成字线引出端，实现了字线的电路修补和位线的电路修补，并通过对电路修补形成的端点施加电压，实现了对短制程阶段的三维存储器的电性测试；其能够有效的确保前段制程的可行性，进而为提高三维存储器成品的良率提供有力保障。附图说明通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：附图1为短制程阶段的三维存储器的结构鸟瞰图；附图2为短制程阶段的三维存储器的台阶区附近的俯视图；附图3为短制程阶段的三维存储器中常见问题的示意图；附图4为本专利技术提供的一种短制程阶段的三维存储器电性测试方法流程图；附图5为本专利技术提供的位线引出端的示意图；附图6为本专利技术提供的位线引出端和字线引出端的示意图；附图7为本专利技术提供的通过聚焦离子束沉积金属的示意图；附图8为本专利技术提供的位线引出端电流与电压的测试状态示意图。具体实施方式下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整地传达给本领域的技术人员。实施例一根据本专利技术的实施方式，提供一种短制程阶段的三维存储器电性测试方法，如图4所示，包括：提供短制程阶段的三维存储器(阵列区尚无通孔(Via0))；研磨短制程阶段的三维存储器中待测区域的沟道孔(ChannelHole)至露出多晶硅插塞(PolyPlug)，并在露出的多晶硅插塞上沉积金属形成位线引出端；研磨短制程阶段的三维存储器中的台阶区至露出所有的栅极层(GateLine)，并在露出的栅极层上沉积金属形成字线引出端；对形成的位线引出端和字线引出端施加电压，完成待测区域的电性测试。根据本专利技术的实施方式，采用化学机械研磨(ChemicalMechanicalPolishing，简称CMP)工艺沿第三方向研磨短制程阶段的三维存储器中待测区域的沟道孔(ChannelHole)至露出多晶硅插塞(PolyPlug)；根据本专利技术的实施方式，采用化学机械研磨(ChemicalMechanicalPolishing，简称CMP)工艺沿第一方向或者第二方向研磨短制程阶段的三维存储器中的台阶区至露出所有的栅极层(GateLine)。其中，第一方向为附图1中所示的X方向，第二方向为附图1中所示的Y方向，第三方向为附图1中所示的Z方向。根据本专利技术的实施方式，在露出的多晶硅插塞上沉积金属形成位线引出端，具体为：通过聚焦离子束(FocusedIonBeam，简称FIB)在露出的多晶硅插塞上沉积钨(W)形成位线引出端；其中，位线引出端具体如图5所示；需要说明地，附图5仅用于示例说明，位线引出端的位置不限于附图5中所示的位置。根据本专利技术的实施方式，在露出的栅极层上沉积金属形成字线引出端，具体为：通过聚焦离子束(FocusedIonBeam，简称FIB)在露出的栅极层上沉积钨(W)形成字线引出端；其中，字线引出端具体如图6所示；需要说明地，附图6仅用于示例说明，字线引出端的位置不限于附图6中所示的位置。本专利技术中，由于短制程阶段的三维存储器的当前工艺调节不够优化，因而通孔(Via0)没有长上，如图1所示，其当前包括衬底、栅极层(GateLine)、沟道孔(ChannelHole)、共源极阵列(ArrayCommonSource，简称ACS)等结构，因此对其进行电性测试时，需要首先实现位线的电路修补，即在Z方向上研磨待测区域的沟道孔至露出多晶硅插塞，并在露出的多晶硅插塞上沉积金本文档来自技高网...

【技术保护点】
一种短制程阶段的三维存储器电性测试方法，其特征在于，包括：提供短制程阶段的三维存储器(阵列区尚无通孔)；研磨所述短制程阶段的三维存储器中待测区域的沟道孔至露出多晶硅插塞，并在露出的多晶硅插塞上沉积金属形成位线引出端；研磨所述短制程阶段的三维存储器中的台阶区至露出所有的栅极层，并在露出的栅极层上沉积金属形成字线引出端；对所述位线引出端和所述字线引出端施加电压，完成待测区域的电性测试。

【技术特征摘要】
1.一种短制程阶段的三维存储器电性测试方法，其特征在于，包括：提供短制程阶段的三维存储器(阵列区尚无通孔)；研磨所述短制程阶段的三维存储器中待测区域的沟道孔至露出多晶硅插塞，并在露出的多晶硅插塞上沉积金属形成位线引出端；研磨所述短制程阶段的三维存储器中的台阶区至露出所有的栅极层，并在露出的栅极层上沉积金属形成字线引出端；对所述位线引出端和所述字线引出端施加电压，完成待测区域的电性测试。2.根据权利要求1所述的方法，其特征在于，采用化学机械研磨工艺沿第三方向研磨所述短制程阶段的三维存储器中待测区域的沟道孔至露出多晶硅插塞；采用化学机械研磨工艺沿第一方向或者第二方向研磨所述短制程阶段的三维存储器中的台阶区至露出所有的栅极层。3.根据权利要求1所述的方法，其特征在于，所述在露出的多晶硅插塞上沉积金属形成位线引出端，具体为：通过聚焦离...

【专利技术属性】
技术研发人员：李辉，李桂花，李品欢，刘慧丽，仝金雨，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42