形成芯片封装的方法技术

本申请公开一种形成芯片封装的方法，包括放置一半导体晶粒于承载基板上；形成保护层于承载基板上以围绕半导体晶粒；形成介电层于保护层及半导体晶粒上；切除介电层的上部以改善介电层的平坦性；以及于切除介电层的上部之后，形成导电层于介电层上。

【技术实现步骤摘要】
形成芯片封装的方法
本公开实施例涉及形成芯片封装的方法，且特别有关于一种以模具辅助在承载基板上形成保护层的方法。
技术介绍
半导体集成电路(IC)工业已经历快速发展。半导体制程的持续改进造成了有更精细特征及/或更高集积度的半导体装置。通常随着特征尺寸(应用制程可创造的最小元件)降低，功能性密度(每单位芯片面积上互相连接的装置数量)随之增加。这种微缩化制程通常有提高生产效率及降低相关成本的益处。芯片封装不只保护半导体装置免于环境污染，而且还提供了连接界面给封装在其中的半导体装置。用于半导体装置的一种较小类型的封装是芯片级封装(chip-scalepackage，CSP)，其中半导体装置被放置在基板上。目前已开发新的封装技术，以进一步提升半导体晶粒的密度和功能。这些用于半导体晶粒的新型封装技术面临着制造上的挑战。
技术实现思路
根据一些实施例，提供一种形成芯片封装的方法，包括放置一半导体晶粒于一承载基板上；形成一保护层于该承载基板上以围绕该半导体晶粒；形成一介电层于该保护层及该半导体晶粒上；切除该介电层的一上部以改善该介电层的平坦性；以及于切除该介电层的该上部之后，形成一导电层于该介电层上。根据一些实施例，提供一种形成芯片封装的方法，包括形成一成型模料层以围绕一半导体晶粒；形成一介电层于该成型模料层及该半导体晶粒上；部分切除该介电层，而使该介电层大抵上平坦化；以及于大抵平坦化该介电层后，形成一导电层于该介电层之上。根据一些实施例，提供一种芯片封装，包括一半导体晶粒；一保护层，围绕该半导体晶粒；一介电层，于该半导体晶粒及该保护层上，其中该介电层的一上表面具有多个切割划痕；以及一导电层，于该介电层之上，且填入一些上述切割划痕。附图说明以下将配合说明书附图详述本公开的实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例示出的且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本公开的特征。图1A-1N是根据一些实施例形成芯片封装的各阶段制程的剖面图。图2A-1至2C-1是根据一些实施例形成芯片封装的各阶段制程的剖面图。图2A-2至2C-2是根据一些实施例形成芯片封装的各阶段制程的俯视图。图3A是根据一些实施例形成芯片封装的各阶段制程的俯视图。图3B是根据一些实施例形成芯片封装的各阶段制程的剖面图。图3C是根据一些实施例形成芯片封装的各阶段制程的剖面图。图4是根据一些实施例形成芯片封装的各阶段制程的剖面图。附图标记说明：100～承载基板102～粘合层104～基层106～晶种层108～掩膜层110～开口112A、112B、112C、112D～导电结构113～切割工具114～半导体基板116～介电层118～导电垫120～黏合膜122、122A、122B～半导体晶粒124～保护层126～凹槽128a、128b～介电层129、129’～开口130a、130b、130c～导电层132～钝化层134～导电凸块136～元件138～导电连接器199～切割工具200～模具201～密封元件202～离型膜204～成型模料206～开口230～空间302～切割划痕H1、H2、H3、H4、H5、H6、H7～高度D～深度具体实施方式以下公开许多不同的实施方法或是例子来实行所提供的标的的不同特征，以下描述具体的元件及其排列的实施例以阐述本公开。当然这些实施例仅用以例示，且不该以此限定本公开的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，亦即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本公开，不代表所讨论的不同实施例及/或结构之间有特定的关系。此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相关用词为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。于此描述本公开一些实施例。可于所述实施例描述的步骤之前、之中及/或之后提供额外的操作。可取代或去除于不同实施例中描述的一些步骤。可加入额外的特征于该半导体装置结构。可取代或去除不同实施例中所描述的一些特征。虽然一些实施例以特定操作顺序讨论，可由其他逻辑顺序进行所述操作。图1A-1N是根据一些实施例形成芯片封装的各阶段制程的剖面图。如图1A所示，根据一些实施例，粘合层102和基层(baselayer)104沉积或层压在承载基板100上。于一些实施例中，使用承载基板100作为暂时的支撑基板。承载基板100可由半导体材料、陶瓷材料、高分子材料、金属材料、其他适合的材料或其组合形成。于一些实施例中，承载基板100为玻璃基板。于一些实施例中，承载基板100为半导体基板，如硅晶圆。粘合层102可由胶组成，或可为如箔的层压材料。于一些实施例中，粘合层102是光敏感的，且容易通过光照射而从承载基板100剥离。举例来说，照射紫外光或激光光于承载基板100上以剥离粘合层102。于一些实施例中，粘合剂层102是光热转换(light-to-heat-conversion，LTHC)涂层。于一些其他实施例中，粘合层102是热敏感的。粘合层102可由热操作剥离。于一些实施例中，基层104为高分子层或含高分子层。基层104可为聚苯并恶唑(polybenzoxazole，PBO)层、聚酰亚胺(polyimide，PI)层、阻焊(solderresist，SR)层、ABF膜(Ajinomotobuildupfilm)、晶粒附着膜(dieattachfilm，DAF)、其他适合的层或其组合。于一些实施例中，基层104包括多个子层。于一些其他实施例中，并未形成基层104。此后如图1A所示，于一些实施例中，在基层104上沉积晶种层106。于一些实施例中，由金属材料形成晶种层106，如铜或钛。于一些实施例中，以物理气相沉积(physicalvapordeposition，PVD)、化学气相沉积(chemicalvapordeposition，CVD)、旋转涂布、其他适合的制程或其组合沉积晶种层。于一些实施例中，由钛、钛合金、铜、铜合金、其他适合材料或其组合形成晶种层。钛合金或铜合金可包括银、铬、镍、锡、金、钨、其他适合材料或其组合。于一些实施例中，晶种层106包括多个子层。可对本公开实施例进行各种变化及/或修改。于一些其他实施例中，并未形成晶种层106。如图1B所示，根据一些实施例，在晶种层106上形成掩膜层108。掩膜层108具有多个开口110，露出部分晶种层106。掩膜层108的开口110定义将形成导电结构(如封装通孔)的位置。于一些实施例中，由光致抗蚀剂材料形成掩膜层108。可由光刻制程形成掩膜层108的开口110。光刻制程可包括曝光和显影操作。如图1C所示，于一些实施例中，在掩膜层108的开口110中形成包括导电结构112A、112B、112C和112D的导电结本文档来自技高网...

【技术保护点】
一种形成芯片封装的方法，包括：放置一半导体晶粒于一承载基板上；形成一保护层于该承载基板上以围绕该半导体晶粒；形成一介电层于该保护层及该半导体晶粒上；切除该介电层的一上部以改善该介电层的平坦性；以及于切除该介电层的该上部之后，形成一导电层于该介电层上。

【技术特征摘要】
2016.10.13 US 15/292,7621.一种形成芯片封装的方法，包括：放置一半导体晶粒于一承载基板上；形成一保护层...

【专利技术属性】
技术研发人员：陈星兆，林志伟，江宗宪，郑明达，谢静华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71