同步配码的FPGA系统及方法技术方案

本发明专利技术公开了一种同步配码的FPGA系统及方法。其中，同步配码的FPGA系统包括：多个单片现场可编程门阵列(FPGA)，每个单片FPPA的硬件上包含地址IO，作为内部地址；以及配码指令，该配码指令中包含目的FPGA地址，该目的FPGA地址与每个FPGA的地址IO相对应，进行寻址配码。该FPGA系统实现了多个FPGA裸片的实时、准确的配码通信；而且在单片FPGA的设计中无需为了满足各个FPGA拼接而做出多种不同芯片，只需在电路设计中做成相同的芯片，通过封装端口的差异来区别各个拼接芯片，简单易行，适用范围广。

【技术实现步骤摘要】
同步配码的FPGA系统及方法
本公开属于半导体和集成电路
，涉及一种同步配码的FPGA系统及方法。
技术介绍
随着微电子技术快速发展，互连延时和功耗成为制约集成电路向前发展的重要因素。摩尔定律难以维持，超越摩尔定律时代悄然到来，三维集成电路成为未来集成电路向前发展的重要选项。而基于硅通孔技术(TSV，ThroughSiliconVia)作为3维垂直互连的集成电路又面临散热和可靠性等问题的制约。基于TSV、微凸块和转接板的2.5维技术作为三维集成电路技术的一种克服了散热和可靠性的问题，并且在解决超大规模集成电路工艺节点早期合格率较低的问题方面具有良好的表现。所谓2.5维现场可编程门阵列(FPGA，Field-ProgrammableGateArray)，就是在一个高良率转接板(无源切片)上放置几个FPGA切片(有源切片)，有源切片通过转接板中介层的金属进行连接，该方法与印刷电路板上不同集成电路(IC，IntegratedCircuit)通过金属连线进行互连和通信的方式类似，即采用几个小的FPGA芯片水平堆叠为一个大容量FPGA，可以通过中测(也称晶圆测试，为半导体在后道封装前测试的第一站)将有制造缺陷的小FPGA进行剔除，实现了较高的合格率，从而可以在工艺节点的早期，推出大容量FPGA芯片。对于FPGA应用系统来讲，在用户将电路设计完成后，需要将包含了用户自定义电路信息的比特流通过配码软件写入FPGA芯片内部的存储单元。通过该过程，FPGA能够实现用户所定义的特定逻辑功能。目前采用2.5维封装的3D-FPGA是将多片同一裸片通过封装集成在同一芯片上，这时如何让配码软件可以区别出多片裸片，并给它们单独配码，克服配码软件在通过传输线给3D-FPGA传输配码时无法区别多个裸片导致配码错乱的缺陷，成为亟需解决的技术问题。
技术实现思路
(一)要解决的技术问题本公开提供了一种同步配码的FPGA系统及方法，以至少部分解决以上所提出的技术问题。(二)技术方案根据本公开的一个方面，提供了一种同步配码的FPGA系统，包括：多个单片现场可编程门阵列(FPGA)，每个单片FPPA的硬件上包含地址IO，作为内部地址；以及配码指令，该配码指令中包含目的FPGA地址，该目的FPGA地址与每个FPGA的地址IO相对应，进行寻址配码。在本公开的一些实施例中，多个单片FPGA在封装时将地址IO捆绑在直流电源的正极/负极(VCC/GND)中，通过VCC与GND的不同组合方式进行区别，作为每个单片FPGA的内部地址而加以区分。在本公开的一些实施例中，多个单片FPGA中的每个单片FPGA的内部电路设计相同。在本公开的一些实施例中，单片FPGA的目的FPGA地址的配码指令设置方法如下：若总共的单片FPGA的个数为2n，n≥1，则将同步头(syncword)的最后n位加入单片FPPA的内部地址。在本公开的一些实施例中，n的取值范围为：1≤n≤6。在本公开的一些实施例中，采用并行(8位或16位)配置或串行配置方式，将配置指令传送到FPGA内部。根据本公开的另一个方面，提供了一种FPGA系统的同步配码的方法，包括：当软件的配码指令中的目的FPGA地址和FPGA系统中的多个单片FPGA中的某个单片FPGA的地址IO一致的时候，该单片FPGA允许配码执行；如不一致的时候，该单片FPGA不允许配码执行；这样通过地址IO的不同绑定电压，和不同单片FPGA的配码指令相互对应来定位寻址，给不同单片FGPA进行同步配码。在本公开的一些实施例中，FPGA系统中的多个单片FPGA在封装时将地址IO捆绑在VCC/GND中，通过VCC与GND的不同组合方式进行区别，作为每个单片FPGA的内部地址而加以区分。在本公开的一些实施例中，多个单片FPGA中的每个单片FPGA的内部电路设计相同。在本公开的一些实施例中，配码方式包括：并行(8位或16位)配置、串行配置的方式。(三)有益效果从上述技术方案可以看出，本公开提供的同步配码的FPGA系统及方法，具有以下有益效果：(1)通过软硬件结合的方式，通过配码中植入目的FPGA地址，在单片FPGA的硬件上追加相应的地址IO，并利用该目的地址和单片FPGA的内部地址进行比较，以达到各个单片FPGA的准确配码；在较小的电路修改情况下，实现多个FPGA裸片的配码通信；(2)在封装时将单片FPGA的硬件上追加的相应的地址IO捆绑在VCC/GND，作为单片FPGA的内部地址，在单片FPGA的设计中无需为了满足各个FPGA拼接而做出多种不同芯片，只需在电路设计中做成相同的芯片，通过封装端口的差异来区别各个拼接芯片，简单易行，适用范围广。附图说明图1为现有技术中典型的单片FPGA的配码。图2为现有技术中利用传输线给3D-FPGA进行配码，产生配码错乱的示意图。图3为根据本公开实施例同步配码的FPGA系统的配码。图4为根据本公开实施例同步配码的FPGA系统的硬件。图5为根据本公开实施例同步配码的方法示意图。具体实施方式本公开提供了一种同步配码的FPGA系统及方法，通过软硬件结合的方式，通过配码中植入目的FPGA地址，在单片FPGA的硬件上追加相应的地址IO，并利用该目的地址和单片FPGA的内部地址进行比较，以达到各个单片FPGA的准确配码；在较小的电路修改情况下，实现多个FPGA裸片的配码通信；并在封装时将单片FPGA的硬件上追加的相应的地址IO捆绑在VCC/GND，作为单片FPGA的内部地址，在单片FPGA的设计中无需为了满足各个FPGA拼接而做出多种不同芯片，只需在电路设计中做成相同的芯片，通过封装端口的差异来区别各个拼接芯片，简单易行，适用范围广。本公开中，VCC，voltagecircuit；VCC表示直流电源的正极；GND，ground；GND表示直流电源的负极；VCC/GND表示电源的正、负极。为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。图1为现有技术中典型的单片FPGA的配码。图2为现有技术中利用传输线给3D-FPGA进行配码，产生配码错乱的示意图。现有技术中，结合图1和图2所示，典型的单片FPGA中封装有多个裸片，图2中以4个FPGA裸片为例，配码软件通过传输线给3D-FPGA传输配码，在传输过程中，由于各个FPGA裸片对应的配码指令没有区别，配码指令无法识别哪些配码应该给FPGA-1，哪些应该给FPGA-2/3/4。导致各个FPGA的配码错乱，无法正常工作。针对上述配码的缺陷，本公开提出了在配码中植入目的FPGA地址，通过该地址与单片FPGA的内部地址进行比较，并且通过软硬件结合的方式，在单片FPGA的硬件上追加的相应的地址IO捆绑在VCC/GND，作为单片FPGA的内部地址，以达到各个单片FPGA的准确配码。在本公开的第一个示例性实施例中，提供了一种同步配码的FPGA系统。图3为根据本公开实施例同步配码的FPGA系统的配码。图4为根据本公开实施例同步配码的FPGA系统的硬件。结合图3和图4所示，本公开的同步配码的FPGA系统，包括：多个单片FPGA，每个单片FPPA的硬件上包含地址IO，作为内部地址；以及配码指令，该配码指令中包含目的FPGA地址，该目的FPG本文档来自技高网...

【技术保护点】
一种同步配码的FPGA系统，包括：多个单片现场可编程门阵列(FPGA)，每个单片FPPA的硬件上包含地址IO，作为内部地址；以及配码指令，该配码指令中包含目的FPGA地址，该目的FPGA地址与每个FPGA的地址IO相对应，进行寻址配码。

【技术特征摘要】
1.一种同步配码的FPGA系统，包括：多个单片现场可编程门阵列(FPGA)，每个单片FPPA的硬件上包含地址IO，作为内部地址；以及配码指令，该配码指令中包含目的FPGA地址，该目的FPGA地址与每个FPGA的地址IO相对应，进行寻址配码。2.根据权利要求1所述的FPGA系统，其中，所述多个单片FPGA在封装时将地址IO捆绑在直流电源的正极/负极(VCC/GND)中，通过VCC与GND的不同组合方式进行区别，作为每个单片FPGA的内部地址而加以区分。3.根据权利要求2所述的FPGA系统，其中，所述多个单片FPGA中的每个单片FPGA的内部电路设计相同。4.根据权利要求1所述的FPGA系统，其中，所述单片FPGA的目的FPGA地址的配码指令设置方法如下：若总共的单片FPGA的个数为2n，n≥1，则将同步头(syncword)的最后n位加入单片FPPA的内部地址。5.根据权利要求4所述的FPGA系统，其中，所述n的取值范围为：1≤n≤6。6.根据权利要求1所...

【专利技术属性】
技术研发人员：李飞飞，杨海钢，韦援丰，高丽江，
申请(专利权)人：中科亿海微电子科技苏州有限公司，
类型：发明
国别省市：江苏,32