安全系统的双CPU同步方法及装置制造方法及图纸

本申请提供了一种安全系统的双CPU同步方法和装置，该装置包括第一逻辑门电路和第二逻辑门电路；第一CPU的输出端连接到第一逻辑门电路的第一输入端和第二逻辑门电路的第一输入端，第二CPU的输出端连接到第一逻辑门电路的第二输入端和第二逻辑门电路的第二输入端，第一逻辑门电路和第二逻辑门电路的输出端分别连接到第一CPU的输入端和第二CPU的输入端；第一逻辑门电路和第二逻辑门电路响应于来自双CPU的同步信号而分别输出信号至双CPU，以便双CPU根据分别来自两个逻辑门电路的输出信号来判定是否同步。直接使用硬件信号量完成双CPU同步，提高双CPU的同步效率，简化程序设计，并且同步延迟小，可靠性高。

【技术实现步骤摘要】
安全系统的双CPU同步方法及装置
本申请涉及列车控制系统领域，尤其涉及一种安全系统的双CPU同步方法及装置。
技术介绍
在双CPU同步工作的安全系统中双CPU需要进行同步以确保双CPU任务的同步。基于传统通信方式的软同步方式，其设计难度较高，依赖于一套完整的数学算法，同时会占用一定的处理资源，影响系统的运行效率。此外，受限于传输速率及延时等影响，可靠性较低，且需要处理数据通信的安全性等问题。
技术实现思路
有鉴于此，本申请实施例提供了一种安全系统的双CPU同步方法及装置，用以解决现有技术中双CPU软同步设计复杂。处理效率得不到保证的技术问题。根据本申请实施例的一个方面，提供了一种安全系统的双CPU同步方法，包括：输出同步信号至两个逻辑门电路；接收所述两个逻辑门电路响应于所述双CPU的同步信号的输出信号；判断分别来自所述两个逻辑门电路的输出信号是否一致，响应于所述两个逻辑门电路的输出信号一致，继续执行内部程序；响应于所述两个逻辑门电路的输出信号不一致，暂停执行内部程序。优选的，所述逻辑门电路为异或门电路。优选的，判断分别来自所述两个逻辑门电路的输出信号是否一致包括：判断分别来自所述两个异或门电路的输出信号是否都为0。优选的，输出同步信号至两个逻辑门电路包括：对CPU的输出信号取反后作为同步信号，输出至两个逻辑门电路。根据本申请实施例的另一方面，提供了一种安全系统的双CPU同步装置，其特征在于，包括第一逻辑门电路和第二逻辑门电路；第一CPU的输出端连接到第一逻辑门电路的第一输入端和第二逻辑门电路的第一输入端，第二CPU的输出端连接到第一逻辑门电路的第二输入端和第二逻辑门电路的第二输入端，第一逻辑门电路和第二逻辑门电路的输出端分别连接到第一CPU的输入端和第二CPU的输入端；所述第一逻辑门电路和第二逻辑门电路响应于来自双CPU的同步信号而分别输出信号至所述双CPU，以便所述双CPU根据分别来自所述两个逻辑门电路的输出信号来判定是否同步。优选的，所述逻辑门电路为异或门电路。优选的，CPU接收到的所述两个异或门电路的输出信号都为0时判定所述双CPU同步。根据本申请实施例的另一方面，提供了一种安全系统的双CPU同步装置，包括存储器和双CPU；所述存储器用于存储一条或多条计算机指令，其中，所述一条或多条计算机被所述双CPU分别执行以实现上述安全系统的双CPU同步方法。本申请实施例的有益效果包括：直接使用硬件信号量完成双CPU同步，提高双CPU的同步效率，简化程序设计，并且同步延迟小，可靠性高。附图说明通过以下参照附图对本申请实施例的描述，本申请的上述以及其它目的、特征和优点将更为清楚，在附图中：图1是本申请实施例提供的安全系统的双CPU同步装置的原理架构框图；图2是本申请实施例提供的一种安全系统的双CPU同步装置的架构示意图；图3是本申请实施例提供的安全系统的双CPU同步方法的流程图。图4是本申请实施例提供的安全系统的双CPU同步装置的内部系统架构示意图。具体实施方式以下基于实施例对本申请进行描述，但是本申请并不仅仅限于这些实施例。在下文对本申请的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本申请。为了避免混淆本申请的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本申请的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。本申请实施例提供的安全系统的双CPU同步方法和装置，直接使用硬件信号量完成双CPU同步，提高双CPU的同步效率，简化程序设计，并且同步延迟小，可靠性高。图1是本申请实施例提供的安全系统的双CPU同步装置的原理架构示意图，包括第一逻辑门电路11、第二逻辑门电路12。CPU1的输出端连接到第一逻辑门电路11的第一输入端和第二逻辑门电路12的第一输入端。CPU2的输出端连接到第一逻辑门电路11的第二输入端和第二逻辑门电路12的第二输入端。第一逻辑门电路11和第二逻辑门电路12的输出端分别连接到CPU1的输入端和CPU2的输入端。CPU1和CPU2分别输出同步信号至第一逻辑门电路11、第二逻辑门电路12，作为两个逻辑门电路的输入。第一逻辑门电路11、第二逻辑门电路12响应于输入信号而输出逻辑判断信号，并分别输出至CPU1的输入端和CPU2的输入端。CPU1和CPU2通过判断第一逻辑门电路11和第二逻辑门电路12的输出信号是否一致来判定双CPU是否同步。响应于第一逻辑门电路11和第二逻辑门电路12的输出信号一致，CPU1或CPU2继续执行内部程序；响应于第一逻辑门电路11和第二逻辑门电路12的输出信号一致，CPU1或CPU2暂停执行内部程序，直到判定出两个逻辑门电路的信号一致时继续执行内部程序。在一个实施例中，对CPU1和CPU2的输出信号取反后作为同步信号，输出至两个逻辑门电路，以便两个CPU能作动态同步。CPU利用其中一个管脚输出同步信号，如果不取反，同步信号状态维持不变，异或门的输入和输出在每个程序运行周期都没发生变化，只有第一次的同步是有效的，后面的判断都将跟第一次一样，就会失去实时同步的意义。在一个实施例中，如图2所示，第一逻辑门电路11、第二逻辑门电路12均为异或门电路。CPU1和CPU2分别输出同步信号至第一异或门电路11、第二异或门电路12，作为两个逻辑门电路的输入。第一异或门电路11、第二异或门电路12响应于输入信号而输出逻辑判断信号，并分别输出至CPU1的输入端和CPU2的输入端。CPU1和CPU2通过判断第一异或门电路11和第二异或门电路12的输出信号是否一致来判定双CPU是否同步。信号输出真值表如下：CPU1输出CPU2输出异或门1输出异或门2输出0000011110111100CPU1和CPU2判断异或门1和异或门2的输出信号是否都为0。响应于异或门1和异或门2的输出信号都为0，CPU1或CPU2继续执行内部程序，响应于异或门1和异或门2的输出信号都为1，CPU1或CPU2暂停执行内部程序，直到异或门1和异或门2的输出信号都为0时再继续执行内部程序。基于以上说明，本申请实施例还提供了一种安全系统的双CPU同步方法，适用于CPU1和CPU2，如图3所示，该方法包括以下步骤。S201，输出同步信号至两个逻辑门电路。S202，接收两个逻辑门电路响应于双CPU的同步信号的输出信号。S203，判断分别来自两个逻辑门电路的输出信号是否一致。响应于所述两个逻辑门电路的输出信号一致，执行步骤S204；响应于所述两个逻辑门电路的输出信号不一致，执行步骤S205。S204，继续执行内部程序；S205，暂停执行内部程序。在一个实施例中，逻辑门电路为异或门电路，S203判断分别来自所述两个逻辑门电路的输出信号是否一致进一步包括：判断分别来自所述两个异或门电路的输出信号本文档来自技高网...

【技术保护点】
一种安全系统的双CPU同步方法，其特征在于，包括：输出同步信号至两个逻辑门电路；接收所述两个逻辑门电路响应于所述双CPU的同步信号的输出信号；判断分别来自所述两个逻辑门电路的输出信号是否一致，响应于所述两个逻辑门电路的输出信号一致，继续执行内部程序；响应于所述两个逻辑门电路的输出信号不一致，暂停执行内部程序。

【技术特征摘要】
1.一种安全系统的双CPU同步方法，其特征在于，包括：输出同步信号至两个逻辑门电路；接收所述两个逻辑门电路响应于所述双CPU的同步信号的输出信号；判断分别来自所述两个逻辑门电路的输出信号是否一致，响应于所述两个逻辑门电路的输出信号一致，继续执行内部程序；响应于所述两个逻辑门电路的输出信号不一致，暂停执行内部程序。2.根据权利要求1所述的方法，其特征在于，所述逻辑门电路为异或门电路。3.根据权利要求2所述的方法，其特征在于，判断分别来自所述两个逻辑门电路的输出信号是否一致包括：判断分别来自所述两个异或门电路的输出信号是否都为0。4.根据权利要求1所述的方法，其特征在于，输出同步信号至两个逻辑门电路包括：对CPU的输出信号取反后作为同步信号，输出至两个逻辑门电路。5.一种安全系统的双CPU同步装置，其特征在于，包括第一逻辑门电路和第二逻辑门电路；第一CPU的输出端连接到第一逻辑门电路的第一输入端和第二逻辑门电路的第一输入端，第二CPU的输出端连接到第一逻辑门电路的第二输入端和第...

【专利技术属性】
技术研发人员：黄彬彬，孟庆尧，贺龙龙，朱雳雄，严敢，
申请(专利权)人：北京全路通信信号研究设计院集团有限公司，
类型：发明
国别省市：北京,11