半导体元件制造技术

本实用新型专利技术公开了一种半导体元件，用以在不降低器件开关频率和导通压降的情况下，提高高压肖特基二极管的抗浪涌能力。所述半导体元件为沟槽结构；所述沟槽结构的每个沟槽对应一元胞区；所述元胞区具有掺杂P型扩散区。

【技术实现步骤摘要】
半导体元件
本技术涉及电子器件领域，特别是涉及一种具有高浪涌能力的半导体元件。
技术介绍
肖特基二极管是一种以电子为载流子的单极载流子器件，因其具有较低的导通压降和较快的开关频率广泛应用于开关电源和其他要求高速功率开关设备中。目前市场上应用比较广泛的是TMBS(沟槽栅肖特基二极管)。在高压应用领域，由于肖特基二极管是单极载流子器件，器件的体硅电阻率很大，器件导通压降很大，特别是在大电流浪涌条件下，器件很容易因功耗过大而烧毁。相比于快恢复二极管，肖特基二极管具有较低的抗浪涌能力。
技术实现思路
为了克服上述缺陷，本技术要解决的技术问题是提供一种半导体元件，用以在不降低器件开关频率和导通压降的情况下，提高高压肖特基二极管的抗浪涌能力。为解决上述技术问题，本技术提供一种半导体元件，所述半导体元件为沟槽结构；所述沟槽结构的每个沟槽对应一元胞区；所述元胞区具有掺杂P型扩散区。可选地，所述掺杂P型扩散区由掺杂P型区的离子源扩散形成；所述掺杂P型区由注入所述半导体元件的离子源注入形成的。可选地，所述离子源包括BF3和BCl3。可选地，所述掺杂P型区的离子源掺杂浓度大于所述掺杂P型扩散区的离子源掺杂浓度。可选地，一个沟槽对应设置在一掺杂P型区上。可选地，每个沟槽所占空间区域大于或等于所述掺杂P型区所占空间区域。可选地，所述半导体元件还包括外延层；所述元胞区设置在所述外延层上。具体地，所述外延层的材料包括硅材料和宽禁带半导体材料。可选地，所述半导体元件还包括栅氧化层、多晶硅层和金属层；所述栅氧化层生长在每个沟槽内；所述多晶硅层淀积在所述栅氧化层上；所述金属层溅射在所述外延层上。具体地，所述栅氧化层的厚度由所述半导体元件耐压决定。本技术有益效果如下：本技术中半导体元件，通过在半导体元件的每个元胞区形成掺杂P型扩散区，从而既不降低器件开关频率和导通压降，同时有效提高半导体元件的抗浪涌能力。附图说明图1是本技术实施例中具有阻挡层的半导体材料结构示意图；图2是本技术实施例中具有离子注入窗口的半导体材料结构示意图；图3是本技术实施例中具有P型环区的半导体材料结构示意图；图4是本技术实施例中具有沟槽结构的半导体材料结构示意图；图5是本技术实施例中反刻后半导体材料结构示意图；图6是本技术实施例中半导体元件的结构示意图。具体实施方式为了解决现有技术的问题，本技术提供了一种半导体元件，以下结合附图以及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本技术，并不限定本技术。如图1-6所示，本技术提供一种半导体元件，所述半导体元件为沟槽结构；所述沟槽结构的每个沟槽对应一元胞区；所述元胞区具有掺杂P型扩散区41。本技术中半导体元件的每个元胞区具有掺杂P型扩散区，也就是说，每个元胞区具有P型掺杂源，从而既不降低器件开关频率和导通压降，同时有效提高半导体元件的抗浪涌能力。可选地，所述掺杂P型扩散区由掺杂P型区的离子源扩散形成；所述掺杂P型区由注入所述半导体元件的离子源注入形成的。可选地，所述离子源包括BF3和BCl3。可选地，所述掺杂P型区的离子源掺杂浓度大于所述掺杂P型扩散区的离子源掺杂浓度。可选地，一个沟槽对应设置在一掺杂P型区上。可选地，每个沟槽所占空间区域大于或等于所述掺杂P型区所占空间区域。可选地，所述半导体元件还包括外延层；所述元胞区设置在所述外延层2上。具体地，所述外延层的材料包括硅材料和宽禁带半导体材料。可选地，所述半导体元件还包括栅氧化层5、多晶硅层6和金属层7；所述栅氧化层生长在每个沟槽内；所述多晶硅层淀积在所述栅氧化层上；所述金属层溅射在所述外延层上。具体地，所述栅氧化层的厚度由所述半导体元件耐压决定。本技术中元件正向导通时，在小、中等电流条件下，肖特基二极管电流站主导，因为掺杂P型扩散区掺杂浓度较小，通过PN结注入的少子电子很少，对器件开关特性影响较弱；在大电流特别是浪涌条件下，通常是器件标称电流值20倍以上，在瞬态条件下，这些低掺杂的掺杂P型扩散区会向外延层注入少数载流子起到电导调制效应，降低外延层电阻，进而降低器件的导通压降和瞬态功耗，提高器件的抗浪涌能力。简述本技术的制造方法，包括：1)如图1所示，首先在半导体材料的外延层2上淀积一层2000A左右的氮化硅层1，作为沟槽硅刻蚀的阻挡层，其中3为半导体材料的N层。2)如图2所示，在所述半导体材料表面第一次光刻，(根据预设的注入位置)刻蚀出离子注入窗口，对于N型肖特基来说，离子源可以是BF3、BCL3等，离子注入能量在30KEV-120KEV之间，离子注入剂量1011～1013cm-2之间。3)然后进行快速热退火工艺，工艺温度900℃-1150℃之间，快速热退火工艺确保P型注入区横向扩散较低，如图3所示，在低掺杂的外延层2上形成P型环区4。4)在所述半导体上进行沟槽结构的刻蚀，以氮化硅层1作为刻蚀阻挡层。刻蚀出的沟槽结构如图4所示。离子注入区窗口和刻蚀窗口都是由氮化硅层1分别作为离子注入屏蔽层和刻蚀阻挡层，这样通过沟槽硅的刻蚀去除P型环区4的重掺杂区域，只保留了的P型横向扩散区域41，这部分掺杂浓度较低。5)在所述半导体材料上生长栅氧化层5，栅氧化层厚度由器件耐压决定，然后进行多晶硅淀积，反刻，形成如图5所示，沟槽内有反刻后余留的多晶硅层6。6)在所述半导体结构上接触孔刻蚀，去除掉氮化硅层1，溅射金属层7，然后光刻、刻蚀，最后半导体元件的形貌如图6所示。本技术实施例在元件元胞区引入低掺杂的P型区域(掺杂P型扩散区)，具体说，主要通过沟槽刻蚀掉离子注入区的P型重掺杂区域，只保留横向扩散的低掺杂P型区域。本技术采用氮化硅层同时作为离子注入时非注入区域的离子注入阻挡层和沟槽刻蚀时的非刻蚀区的刻蚀阻挡层，只需要进行一次光刻，可以有效降低工艺成本，提高生产效率。以上所述的具体实施方式，对本技术的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本技术的具体实施方式而已，并不用于限定本技术的保护范围，凡在本技术的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。本文档来自技高网...

【技术保护点】
一种半导体元件，其特征在于，所述半导体元件为沟槽结构，所述半导体元件包括外延层、栅氧化层、多晶硅层和金属层；所述沟槽结构的每个沟槽对应一元胞区；所述元胞区具有掺杂P型扩散区；所述元胞区设置在所述外延层上；所述栅氧化层生长在每个沟槽内；所述多晶硅层淀积在所述栅氧化层上；所述金属层溅射在所述外延层上。

【技术特征摘要】
1.一种半导体元件，其特征在于，所述半导体元件为沟槽结构，所述半导体元件包括外延层、栅氧化层、多晶硅层和金属层；所述沟槽结构的每个沟槽对应一元胞区；所述元胞区具有掺杂P型扩散区；所述元胞区设置在所述外延层上；所述栅氧化层生长在每个沟槽内；所述多晶硅层淀积在所述栅氧化层上；所述金属层溅射在所述外延层上。2.如权利要求1所述的半导体元件，其特征在于，所述掺杂P型扩散区由掺杂P型区的离子源扩散形成；所述掺杂P型区由注入所述半导体元件的离子源注入形成的。3.如权利要求2所述的半导体元件，其特征在于，所述离子...

【专利技术属性】
技术研发人员：单亚东，谢刚，张伟，胡丹，
申请(专利权)人：广微集成技术深圳有限公司，
类型：新型
国别省市：广东,44