基于金属栅极工艺的低成本闪速存储器制造流程制造技术

技术编号:17746662 阅读:32 留言:0更新日期:2018-04-18 20:20
在所描述的示例中,集成电路(100)包含闪速单元(106),其中感测晶体管(108)的顶部栅极(136)是在浮栅(130)上方的金属感测栅极(106)。感测晶体管(108)的源极/漏极区(138)在浮栅(130)下方延伸使得源极区与漏极区隔开小于200纳米的感测沟道长度(126)。浮栅(130)的宽度至少为400纳米,则感测晶体管(108)的源极/漏极区(138)在浮栅(130)下方在每侧上延伸至少100纳米。在形成浮栅(130)之前,通过形成感测晶体管源极区和漏极区(138)来形成集成电路(100)。

【技术实现步骤摘要】
【国外来华专利技术】基于金属栅极工艺的低成本闪速存储器制造流程
本专利技术总体涉及集成电路,并且更具体地涉及集成电路中的闪速存储器单元。
技术介绍
集成电路包含闪速存储器单元,其中感测晶体管的顶部栅极是在浮栅上方的金属板。可以利用添加一个额外的光刻操作将该闪速单元集成到互补金属氧化物半导体(CMOS)制造流程中。顶部栅极通过底切金属板的湿法蚀刻工艺形成,要求浮栅过大。由于热载流子注入的增加,使浮栅过大可能导致闪速单元的可靠性问题。过大的浮栅要求大的横向场用于有效的热载流子注入编程(programming)。对于某一工艺,所要求的值在物理上是不可能实现的。为了在低漏极电压(例如小于6伏特)处实现有效的HCI编程,沟道长度必须被较小。
技术实现思路
在所描述的示例中,集成电路包含闪速单元,其中感测晶体管的顶部栅极是在浮栅上方的金属感测栅极。感测晶体管的源极/漏极区在浮栅下方延伸使得源极区域与漏极区域隔开小于200纳米的感测沟道长度。金属感测栅极不在源极区域和漏极区域的上方延伸穿过浮栅。浮栅的宽度至少为400纳米,所以感测晶体管的源极/漏极区在浮栅下方在每侧上延伸至少100纳米。在形成浮栅之前,通过形成感测晶体管的源极区域和漏极区域来形成集成电路。附图说明图1是示例集成电路的截面。图2A至图2J是在示例制造序列的连续阶段中描绘的图1的集成电路的截面。具体实施方式附图未按比例绘制。有些行为可以以不同的顺序发生和/或与其它行为或事件同时发生。此外,不是所有图示说明的行为或事件被要求实施根据示例实施例的方法。集成电路包含闪速单元,其中感测晶体管的顶部栅极是在浮栅上方的金属感测栅极。感测晶体管的源极/漏极区在浮栅下方部分地(partway)延伸,使得源极区域与漏极区域隔开小于200纳米的感测沟道长度。金属感测栅极不在源极区域和漏极区域上方延伸穿过浮栅。浮栅的宽度为至少400纳米,所以感测晶体管的源极/漏极区在浮栅下方在每侧上延伸至少100纳米。在形成浮栅之前,通过形成感测晶体管的源极区域和漏极区域来形成集成电路。图1是示例集成电路的截面。集成电路100形成在包含半导体材料104的衬底102上。例如,衬底102可以是单晶硅。半导体材料104也可以是单晶硅。在该示例中,半导体材料104是p型的。集成电路100包括闪速存储器106,闪速存储器106具有至少一个感测晶体管108并且可以具有存取晶体管110。在该示例中,感测晶体管108和存取晶体管110是n沟道金属氧化物半导体(NMOS)晶体管。集成电路100还可以包括与闪速存储器106分开的至少一个逻辑NMOS晶体管112。场氧化物114被设置在衬底102的顶表面116处以横向隔离集成电路100的组件。感测晶体管108和存取晶体管110被设置在衬底102中的隔离的p型阱118中。隔离的p型阱118由设置在隔离的p型阱118下方的衬底102中的深n型阱120和横向围绕隔离的p型阱118的n型阱122的组合电隔离。逻辑NMOS晶体管112被设置在与衬底102的p型半导体材料104接触的p型阱124中。感测晶体管108包括在隔离的p型阱118中的衬底102的顶表面116上的具有厚度128的栅极介电层126,以及在栅极介电层126上的具有宽度132的浮栅130。栅极介电层126的厚度128小于3.0纳米,并且可以是1.5纳米至2.5纳米。例如,浮栅130可以是多晶的硅,在本文中称为多晶硅。宽度132至少为400纳米。顶部栅极介电层134被设置在浮栅130的上方,跨越浮栅130的宽度132延伸,并且金属感测栅极136被设置在顶部栅极介电层134的上方。金属感测层136不在感测晶体管108的源极和漏极侧上延伸穿过浮栅130。例如,金属感测栅极136可以是40纳米至80纳米厚。N型感测源极/漏极区138被设置在隔离的p型阱118中,在浮栅130下方部分地延伸。感测源极/漏极区138由在浮栅130下方的感测沟道长度140隔开;感测沟道长度140小于200纳米,使得感测源极/漏极区138在浮栅130下方在感测晶体管108的每个源极和漏极侧上延伸至少100纳米。例如,可比较的逻辑晶体管的源极/漏极区可以在对应的逻辑栅极下方在每个源极和漏极侧上延伸小于25纳米。感测源极/漏极区138可以包括设置在浮栅130外侧(outward)的深源极/漏极部分142。偏移间隔件144被设置在浮栅130的侧壁上并且源极/漏极侧壁间隔件146被设置在偏移间隔件144上。存取晶体管110包含设置在隔离的p型阱118中的衬底102的顶表面116上的栅极介电层148和在栅极介电层148上的栅极150。栅极介电层148具有与感测晶体管108的栅极介电层126相同的组分(composition)和厚度。栅极150具有与感测晶体管108的浮栅130相同的组分。N型存取源极/漏极区152被设置在隔离的p型阱118中,在栅极150下方部分地延伸。存取源极/漏极区152在栅极150下方不像感测源极/漏极区138在浮栅130下方延伸得远。例如,存取源极/漏极区152可以在浮栅130下方延伸,延伸小于25纳米。存取源极/漏极区152包含设置在栅极150外侧的深源极/漏极部分154。存取晶体管110的深源极/漏极部分154具有与感测晶体管108的源极/漏极部分142类似的掺杂分布。如在图1中由幻线(phantomline)所指示,邻近感测晶体管108的存取源极/漏极区152与邻近存取晶体管110的感测源极/漏极区138是连续的。偏移间隔件156被设置在栅极150的侧壁上并且源极/漏极侧壁间隔件158被设置在偏移间隔件156上。N型接触区160可以围绕感测晶体管108和存取晶体管110被设置在n型阱122中的衬底102的顶表面116处。接触区160可以具有与感测晶体管108的深源极/漏极部分142和存取晶体管110的深源极/漏极部分154类似的掺杂分布。逻辑NMOS晶体管112包括设置在p型阱124中的衬底102的顶表面116上的栅极介电层162和在栅极介电层162上的栅极164。栅极介电层162具有与感测晶体管108的栅极介电层126相同的组分和厚度。栅极164具有与感测晶体管108的浮栅130相同的组分。N型逻辑源极/漏极区166被设置在p型阱124中,在栅极164下方部分地延伸。逻辑源极/漏极区166在栅极164下方延伸得不如感测源极/漏极区138在浮栅130下方延伸得那样远。逻辑源极/漏极区166包括设置在栅极164外侧的深源极/漏极部分168。逻辑NMOS晶体管112的深源极/漏极部分168具有与感测晶体管108的深源极/漏极部分142相似的掺杂分布。偏移间隔件170被设置在栅极164的侧壁上并且源极/漏极侧壁间隔件172被设置在偏移间隔件170上。金属硅化物174可以被设置在裸露的硅(例如,感测晶体管108的深源极/漏极部分142,存取晶体管110的深源极/漏极部分154,n型阱122中的接触区160以及逻辑NMOS晶体管112的深源极/漏极部分168)上的衬底102的顶表面116处,并且可选地设置在存取晶体管110的栅极150上和逻辑NMOS晶体管112的栅极164上,金属硅化物174不被设置在感测晶体管108的浮栅130上。前置金属介本文档来自技高网...
基于金属栅极工艺的低成本闪速存储器制造流程

【技术保护点】
一种包含闪速存储器的集成电路,其包括:包含半导体材料的衬底;所述闪速存储器的感测晶体管,其包括:设置在所述衬底的顶表面处的栅极介电层;设置在所述栅极介电层上的宽度为至少400纳米的多晶硅的浮栅;设置在所述衬底中的在所述浮栅的下方部分地延伸的第一源极/漏极区和第二源极/漏极区,所述第一源极/漏极区和所述第二源极/漏极区被隔开小于200纳米;设置在所述浮栅上方的顶部栅极介电层;以及设置在所述顶部栅极介电层上的金属感测栅极。

【技术特征摘要】
【国外来华专利技术】2015.08.05 US 14/819,4011.一种包含闪速存储器的集成电路,其包括:包含半导体材料的衬底;所述闪速存储器的感测晶体管,其包括:设置在所述衬底的顶表面处的栅极介电层;设置在所述栅极介电层上的宽度为至少400纳米的多晶硅的浮栅;设置在所述衬底中的在所述浮栅的下方部分地延伸的第一源极/漏极区和第二源极/漏极区,所述第一源极/漏极区和所述第二源极/漏极区被隔开小于200纳米;设置在所述浮栅上方的顶部栅极介电层;以及设置在所述顶部栅极介电层上的金属感测栅极。2.根据权利要求1所述的集成电路,其中所述金属感测栅极包含选自包括钽、氮化钽、钛和氮化钛的组中的金属。3.根据权利要求1所述的集成电路,其中所述顶部栅极介电层是包含二氧化硅的子层和氮化硅的子层的层堆叠。4.根据权利要求1所述的集成电路,其中所述顶部栅极介电层跨越所述浮栅的所述宽度延伸。5.根据权利要求1所述的集成电路,其中所述感测晶体管的所述第一源极/漏极区和所述第二源极/漏极区包含设置在所述浮栅外侧的深源极/漏极部分。6.根据权利要求5所述的集成电路,其包括在所述第一源极/漏极区和所述第二源极/漏极区的所述深源极/漏极部分上方的所述衬底的所述顶表面处的金属硅化物。7.根据权利要求1所述的集成电路,其中所述金属感测栅极的厚度为40纳米至80纳米。8.根据权利要求1所述的集成电路,其包括具有铜镶嵌结构的金属互连件,所述铜镶嵌结构包括与所述金属感测栅极相同的金属的沟槽衬垫。9.根据权利要求1所述的集成电路,其包括具有栅极介电层的逻辑n沟道金属氧化物半导体晶体管即NMOS晶体管,所述栅极介电层具有与所述感测晶体管的所述栅极介电层相同的厚度。10.一种形成包含闪速存储器的集成电路的方法,其包括下列步骤:提供包括半导体材料的衬底;在所述衬底的顶表面的上方形成感测源极/漏极掩模,所述感测源极/漏极掩模使用于所述闪速存储器的感测晶体管的第一感测源极/漏极区和第二感测源极/漏极区的区域中的衬底暴露并且覆盖在用于所述第一感测源极/漏极区和所述第二感测源极/漏极区的所述区域之间的所述衬底;将掺杂剂植入到由所述感测源极/漏极掩模暴露的所述区域中的所述衬底中;移除所述感测源极/漏极掩模;在移除所述感测源极/漏极掩模之后,在所述衬底的所述顶表面上形成所述感测晶体管的栅极介电层;在所述栅极介电层上形成宽度至少为400纳米的多晶硅的浮栅;激活所植入的掺杂剂以形成在所述浮栅下方部分地延伸的第一感测源极/漏极区和第二感测源极/漏极区,所述第一感测源极/漏极区和所述第二感测源极/漏极区被隔开小于200纳米;在所述浮栅的上方形成顶部栅极介电层;在所述顶部栅极介电层的上方形成栅极金属层;在所述栅极金属层的上方形成掩模,使得所述掩模覆盖在所述浮栅上方的用于金属感测栅极的区域;以及移除被所述掩模暴露的所述栅极金属层以在所述顶部栅极介电层上形成所述金属感测栅极。11.根据权利要求10所述的方法,其中所述金属感测栅极包含选自包括钽、氮化钽、钛和氮化钛的组中的金属。12.根据权利要求10所述的方法,其包括使用所述浮栅作为掩模将掺杂剂植入到邻近所述浮栅的所述衬底中,以形成所述第一感测源极/漏极区和所述第二感测源极/漏极区的深源极/漏极部分,所述深源极/漏极部分被设置在所述浮栅的外侧。13.根据权利要求12所述的方法,其包括在所述第一感测源极/漏极区和所述第二感测源极/漏极区的所述深源极/漏极部分上形成金属硅化物。14.根据权利要求13所述的方法,其包括下列步骤:在所述浮栅和所述第...

【专利技术属性】
技术研发人员:N·谭W·田
申请(专利权)人:德克萨斯仪器股份有限公司
类型:发明
国别省市:美国,US

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