测试单元阵列的方法及执行其的半导体器件技术

一种半导体器件包括：模式数据发生电路，其产生模式数据；数据比较电路，其接收通过读取操作从包括在核心区域中的单元阵列输出的读取数据，以及将读取数据与模式数据进行比较以产生故障码；以及故障标志发生电路，其将故障码与设定码进行比较以产生故障标志。

The method of testing unit array and the implementation of its semiconductor devices

A semiconductor device includes a mode data generating circuit, the mode of data; the data comparison circuit, which receives through the read operation including unit array output in the core region of the read data, and reads the data and model data are compared to generate fault code; and fault indication circuit, the fault code with the comparison to generate fault flag code set.

【技术实现步骤摘要】
测试单元阵列的方法及执行其的半导体器件相关申请的交叉引用本申请要求2016年10月6日提交的第10-2016-0129364号的韩国申请的优先权，该韩国申请如在本文中充分地阐述地通过引用全部合并于此。
本公开的实施例涉及测试单元阵列的方法，更具体地，涉及测试单元阵列的方法及执行其的半导体器件。
技术介绍
近来，已经使用在每个时钟周期时间期间接收和输出四比特位数据或八比特位数据的DDR2方案或DDR3方案，以提高半导体器件的操作速度。随着半导体器件的数据传输速度变得更快，在数据传输期间可能发生错误的概率增加。因此，提出了新的设计方案以提高数据传输的可靠性。每当在半导体器件中传输数据时，可以产生能够检测错误发生的错误码，并且错误码与数据一起被传输，以提高数据传输的可靠性。即，已经使用错误校正电路来提高数据传输的可靠性。
技术实现思路
在根据本专利技术的实施例中，半导体器件包括：模式数据发生电路，其产生模式数据；数据比较电路，其接收通过读取操作从包括在核心区域中的单元阵列输出的读取数据，以及将读取数据与模式数据进行比较以产生故障码；以及故障标志发生电路，其将故障码与设定码进行比较以产生故障标志。根据另一个实施例，半导体器件包括存储电路和故障测试电路。存储电路包括其中通过写入操作储存有写入数据的单元阵列，以及存储电路在读取操作期间将储存在单元阵列中的数据输出为读取数据。故障测试电路将读取数据与响应于写入数据产生的模式数据进行比较，以确定包括在读取数据中的故障比特位的数量。此外，如果包括在读取数据中的故障比特位的数量等于或大于故障比特位的设定数量，则故障测试电路产生被使能的故障标志。根据又一个实施例，测试单元阵列的方法包括：将写入数据储存到核心区域中，产生模式数据，将储存在核心区域中的写入数据输出为读取数据，以及将读取数据与模式进行比较数据以产生故障标志。附图说明当结合附图考虑时，通过参考以下详细描述，本专利技术的上述和其它特征以及优点将变得明显，其中：图1是图示根据实施例的半导体器件的配置的框图；图2是图示用于根据在图1的半导体器件中故障比特位的预定数量来产生故障标志的操作的表格；图3是图示在图1所示的半导体器件的操作的流程图；图4是图示采用在图1所示的半导体器件的半导体模块的示例的框图；图5是图示采用在图1所示的半导体器件的电子系统的配置的框图；以及图6是图示采用在图1所示的半导体器件的另一电子系统的配置的框图。具体实施方式在下文中，将参照附图更详细地说明根据本专利技术的实施例。尽管本专利技术参考其多个示例性实施例来描述，但是应当理解，本领域技术人员可以设计出许多其它修改和变化，这些修改和变化将落在本专利技术的精神和范围内。如图1所示，在根据本专利技术的实施例中的半导体器件可以包括焊盘电路1、缓冲电路2、内部地址发生电路3、存储电路4、故障测试电路5以及故障地址储存电路6。焊盘电路1可以包括第一焊盘11和第二焊盘12。缓冲电路2可以包括数据输入缓冲器21、数据输出缓冲器22以及地址缓冲器23。如果执行写入操作，则数据输入缓冲器21可以产生要储存到存储电路4的核心区域41中的写入数据WD<1:N>。写入数据WD<1:N>可以通过缓冲经由第一焊盘11输入的外部数据(未示出)来产生。数据输入缓冲器21可以使用数据缓冲电路来实现。数据输出缓冲器22可以缓冲故障标志FAIL_FLAG，以便经由第一焊盘11输出缓冲的故障标志。从数据输出缓冲器22输出缓冲的故障标志的时间点可以从一个实施例到另一个而不同。地址缓冲器23可以产生用于访问包括在核心区域41中的单元阵列的内部地址ADD。内部地址ADD可以通过缓冲经由第二焊盘12输入的外部地址(未示出)来产生。根据实施例，可以产生包括多个比特位的内部地址ADD。内部地址发生电路3可以响应于激活信号ACT、读取信号RDS和写入信号WTS而从内部地址ADD产生行地址XADD和列地址YADD。激活信号ACT可以被使能以用于激活包括在核心区域41中的任意一个字线的激活操作。读取信号RDS可以被使能以用于输出储存在包括在核心区域41中的单元阵列中的数据的读取操作。写入信号WTS可以被使能以用于将数据储存到包括在核心区域41中的单元阵列中的写入操作。激活信号ACT、读取信号RDS和写入信号WTS可以通过解码外部命令(未示出)来产生。在一些实施例中，激活信号ACT、读取信号RDS和写入信号WTS可以内部产生，以执行包括在核心区域41中的单元阵列的激活操作、读取操作和写入操作，同时执行测试操作以验证和修复单元阵列的故障。根据实施例，行地址XADD和列地址YADD可以被设定为包括多个比特位。存储电路4可以包括核心区域41、行控制电路42和列控制电路43。核心区域41可以包括多个单元阵列。包括在核心区域41中的多个单元阵列可以通过在激活操作期间被激活的字线而被选中。当多个单元阵列通过激活操作而被选中时，包括在核心区域41中的多个单元阵列可以在写入操作期间储存数据。当多个单元阵列通过激活操作而被选中时，包括在核心区域41中的多个单元阵列可以在读取操作期间输出储存的数据。核心区域41的多个单元阵列可以包括包含冗余单元的冗余单元阵列(未示出)，该冗余单元用于在修复操作期间替换在正常单元阵列411中的故障单元。当执行激活操作时，行控制电路42可以响应于行地址XADD和熔丝数据FZD来激活包括在核心区域41的单元阵列中的字线，以访问连接到字线的存储单元。在执行激活操作期间，行控制电路42可以根据包括在行地址XADD中的比特位的逻辑电平组合以及包括在熔丝数据FZD中的比特位的逻辑电平组合，来访问包括在核心区域41中的正常单元阵列411或冗余单元阵列(未示出)。当执行写入操作时，列控制电路43可以响应于列地址YADD和熔丝数据FZD来将写入数据WD<1:N>储存到包括在核心区域41中的单元阵列中。在写入操作期间，列控制电路43可以根据包括在列地址YADD中的比特位的逻辑电平组合以及包括在熔丝数据FZD中的比特位的逻辑电平组合，来将写入数据WD<1:N>储存到包括在核心区域41中的正常单元阵列411或冗余单元阵列(未示出)。当执行读取操作时，列控制电路43可以响应于列地址YADD和熔丝数据FZD来输出储存在核心区域41的单元阵列中的读取数据RD<1:N>。在读取操作期间，具有列控制电路43的存储电路4可以根据包括在列地址YADD中的比特位的逻辑电平组合以及包括在熔丝数据FZD中的比特位的逻辑电平组合，来输出储存在包括在核心区域41中的正常单元阵列411或冗余单元阵列(未示出)中的读取数据RD<1:N>。故障测试电路5可以包括模式数据发生电路51、数据比较电路52和故障标志发生电路53。模式数据发生电路51可以响应于写入数据WD<1:N>或内部地址ADD而产生模式数据PD<1:N>。写入数据WD<1:N>可以在写入操作期间来产生。内部地址ADD可以在写入操作或读取操作期间来产生。模本文档来自技高网...

【技术保护点】
一种半导体器件，包括：模式数据发生电路，其被配置为产生模式数据；数据比较电路，其被配置为接收通过读取操作从包括在半导体器件的核心区域中的单元阵列输出的读取数据，以及被配置为将读取数据与模式数据进行比较以产生故障码；以及故障标志发生电路，其被配置为将故障码与设定码进行比较以产生故障标志。

【技术特征摘要】
2016.10.06 KR 10-2016-01293641.一种半导体器件，包括：模式数据发生电路，其被配置为产生模式数据；数据比较电路，其被配置为接收通过读取操作从包括在半导体器件的核心区域中的单元阵列输出的读取数据，以及被配置为将读取数据与模式数据进行比较以产生故障码；以及故障标志发生电路，其被配置为将故障码与设定码进行比较以产生故障标志。2.如权利要求1所述的半导体器件，其中，模式数据被设定为具有与在写入操作期间被输入到核心区域的写入数据相同的逻辑电平组合。3.如权利要求1所述的半导体器件，其中，故障码具有与包括在读取数据中的故障比特位的数量相对应的逻辑电平组合。4.如权利要求1所述的半导体器件，其中，设定码是由外部设备提供的信号或者在初始化操作期间内部产生并储存的信号，以便设定故障比特位的数量。5.如权利要求1所述的半导体器件，其中，如果包括在读取数据中的故障比特位的数量等于或大于由设定码确定的故障比特位的设定数量，则故障标志发生电路产生被使能的故障标志。6.如权利要求1所述的半导体器件，还包括：故障地址储存电路，其被配置为响应于故障标志来将内部地址储存在其中，以及被配置为响应于储存的内部地址来产生用于执行包括在核心区域中的单元阵列的修复操作的熔丝数据。7.一种半导体器件，包括：存储电路，其被配置为包括其中通过写入操作储存有写入数据的单元阵列，以及被配置为在读取操作期间将储存在单元阵列中的数据输出为读取数据；以及故障测试电路，其被配置为在模式数据响应于写入数据来产生的情况下，将读取数据与产生的模式数据进行比较，以确定包括在读取数据中的故障比特位的数量，以及故障测试电路被配置为如果包括在读取数据中的故障比特位的数量等于或大于故障比特位的设定数量，则产生被使能的故障标志。8.如权利要求7所述的半导体器件，其中，模式数据被设定为具有与写入数据相同的逻辑电平组合。9.如权利要求7所述的半导体器件，其中，故障测试电路包括：模式数据发生电路，其被配置为产生模式数据；数据比较电路，其被...

【专利技术属性】
技术研发人员：沈荣辅，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR