半导体器件制造技术

一种半导体器件可以包括有效命令发生电路和训练控制电路。有效命令发生电路可以被配置为同步于分频时钟信号来锁存内部芯片选择信号和内部控制信号以产生锁存芯片选择信号和锁存控制信号。有效命令发生电路可以被配置为从锁存控制信号来产生用于执行预定功能的有效命令。训练控制电路可以被配置为基于标志来从锁存芯片选择信号或锁存控制信号产生训练结果信号。

semiconductor device

A semiconductor device can include an effective command generation circuit and a training control circuit. The effective command generation circuit can be configured to synchronize the split clock signal to lock the internal chip selection signal and the internal control signal to generate the latch chip selection signal and latch control signal. The effective command generation circuit can be configured from the latch control signal to produce an effective command for performing a predetermined function. The training control circuit can be configured to generate a training result signal from the latch chip selection signal or the latch control signal based on the logo.

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求2016年10月6日提交的第10-2016-0129368号韩国申请以及2016年10月6日提交的第10-2016-0129369号韩国申请的优先权，通过引用其整体合并于此。
本公开的实施例总体而言可以涉及一种与执行训练操作有关的半导体器件。
技术介绍
已经开发了移动系统(诸如便携式计算机、个人数字助理(PDA)和便携式电话)以为了便携性而减小其重量。为移动系统供应电功率的电池可以在很大程度上影响移动系统的总重量。如果移动系统中采用的半导体器件的功耗降低，则电池容量也可以降低，从而减小移动系统的总重量。随着多功能移动系统的发展，快速移动系统的需求日益增多。相应地，诸如移动存储器件(也被称为“移动存储芯片”)的半导体器件的数据传输速度可以是确定高性能移动系统的操作速度的重要因素。近来，半导体器件已经被设计为通过多个引脚来同时接收命令和地址。在这种情况下，通过多个引脚输入的信号可以包括关于命令和地址的所有信息，以及命令解码器和地址解码器可以解码通过多个引脚输入的信号来提取命令和地址。关于同步半导体器件，可以同步于时钟信号来输入命令和地址。例如，双数据速率(DDR)半导体器件可以同步于时钟信号的上升沿和下降沿来接收命令和地址，而单数据速率(SDR)半导体器件可以同步于时钟信号的上升沿来接收命令和地址。
技术实现思路
根据一个实施例，可以提供一种半导体器件。该半导体器件可以包括有效命令发生电路和训练控制电路。有效命令发生电路可以被配置为同步于分频时钟信号来锁存内部芯片选择信号和内部控制信号以产生锁存芯片选择信号和锁存控制信号。有效命令发生电路可以被配置为从锁存控制信号产生用于执行预定功能的有效命令。训练控制电路可以被配置为基于标志来从锁存芯片选择信号或锁存控制信号产生训练结果信号。根据一个实施例，半导体器件可以包括有效命令发生电路和训练控制电路。有效命令发生电路可以被配置为同步于分频时钟信号来锁存内部控制信号以产生锁存控制信号，以及从锁存控制信号产生用于执行预定功能的有效命令。训练控制电路可以被配置为基于标志来从锁存控制信号产生训练结果信号。根据一个实施例，半导体器件可以包括有效命令发生电路，其被配置为同步于分频时钟信号来锁存内部芯片选择信号和内部控制信号以产生锁存芯片选择信号和锁存控制信号，以及被配置为从锁存控制信号产生用于执行预定功能的有效命令。半导体器件可以包括复位脉冲发生电路，其被配置为基于内部芯片选择信号来产生复位脉冲；以及训练控制电路，其被配置为基于标志来从锁存控制信号产生训练结果信号，以及被配置为基于复位脉冲来初始化训练结果信号。根据一个实施例，半导体器件可以包括有效命令发生电路，其被配置为同步于分频时钟信号来锁存内部控制信号以产生锁存控制信号，以及被配置为从锁存控制信号产生用于执行预定功能的有效命令。半导体器件可以包括复位脉冲发生电路，其被配置为基于内部芯片选择信号来产生复位脉冲。半导体器件可以包括训练控制电路，其被配置为基于标志来从锁存控制信号产生训练结果信号，以及被配置为基于复位脉冲来初始化训练结果信号。附图说明图1是图示根据实施例的半导体器件的配置的示例代表的框图。图2是图示包括在图1的半导体器件中的有效命令发生电路的示例代表的框图。图3是图示包括在图2的有效命令发生电路中的比较和输出(比较/输出)电路的示例代表的框图。图4是图示包括在图1的半导体器件中的标志发生电路的示例代表的框图。图5是图示包括在图1的半导体器件中的训练控制电路的示例代表的框图。图6是由电子工程设计发展联合协会(JEDEC)标准发布的表格，其图示了根据包括在控制信号中的比特位的逻辑电平组合来执行的有效命令的功能。图7是图示图1中所示的半导体器件的操作的示例代表的时序图。图8和图9是图示在图1中所示的半导体器件中执行的训练操作的示例代表的时序图。图10是图示根据实施例的半导体器件的配置的示例代表的框图。图11是图示包括在图10的半导体器件中的训练控制电路的示例代表的框图。图12是图示在图10中所示的半导体器件中执行的训练操作的示例代表的时序图。图13是图示采用图1中所示的半导体器件的电子系统的配置的示例代表的框图。具体实施方式在下文中，将参照附图来描述本公开的各种实施例。然而，本文描述的实施例仅是出于说明性目的，而非意在限制本公开的范围。各种实施例可以针对执行训练操作的半导体器件。参照图1，根据实施例的半导体器件可以包括输入缓冲器电路1、分频时钟发生电路2、有效命令发生电路3、标志发生电路4、训练控制电路5、输出焊盘6和操作控制电路7。输入缓冲器电路1可以响应于时钟信号CLK、控制信号CA<1:L>和芯片选择信号CS来产生内部时钟信号ICLK、内部控制信号ICA<1:L>和内部芯片选择信号ICS。时钟信号CLK可以由设置在半导体器件的外部区域的控制器(未图示)或主机(未图示)提供。控制信号CA<1:L>可以通过传送命令或地址的线(未图示)而被输入至输入缓冲器电路1。控制信号CA<1:L>可以由设置在半导体器件的外部区域的控制器(未图示)或主机(未图示)提供。芯片选择信号CS可以被使能使得半导体器件被选中以执行特定功能。芯片选择信号CS可以由设置在半导体器件的外部区域的控制器(未图示)或主机(未图示)提供。输入缓冲器电路1可以包括缓冲时钟信号CLK以产生内部时钟信号ICLK的缓冲器(未图示)。输入缓冲器电路1可以包括缓冲控制信号CA<1:L>以产生内部控制信号ICA<1:L>的缓冲器(未图示)。输入缓冲器电路1可以包括缓冲芯片选择信号CS以产生内部芯片选择信号ICS的缓冲器(未图示)。分频时钟发生电路2可以从内部时钟信号ICLK产生第一分频时钟信号CLKR1、第二分频时钟信号CLKF1、第三分频时钟信号CLKR2和第四分频时钟信号CLKF2。第一分频时钟信号至第四分频时钟信号CLKR1、CLKF1、CLKR2和CLKF2可以被产生为内部时钟信号ICLK的2分频信号。即，第一分频时钟信号至第四分频时钟信号CLKR1、CLKF1、CLKR2和CLKF2可以被产生为具有为内部时钟信号ICLK的周期时间二倍的周期时间。在一些实施例中，第一分频时钟信号至第四分频时钟信号CLKR1、CLKF1、CLKR2和CLKF2可以被产生为内部时钟信号ICLK的“N”分频信号(其中，“N”表示大于3的自然数)。第一分频时钟信号CLKR1和第三分频时钟信号CLKR2可以同步于内部时钟信号ICLK的上升沿来产生，第二分频时钟信号CLKF1和第四分频时钟信号CLKF2可以同步于内部时钟信号ICLK的下降沿来产生。第一分频时钟信号CLKR1的相位可以被设置为领先第二分频时钟信号CLKF1的相位90度。第二分频时钟信号CLKF1的相位可以被设置为领先第三分频时钟信号CLKR2的相位90度。第三分频时钟信号CLKR2的相位可以被设置为领先第四分频时钟信号CLKF2的相位90度。虽然在本实施例中第一分频时钟信号至第四分频时钟信号CLKR1、CLK本文档来自技高网...

【技术保护点】
一种半导体器件，包括：有效命令发生电路，被配置为同步于分频时钟信号来锁存内部芯片选择信号和内部控制信号以产生锁存芯片选择信号和锁存控制信号，以及被配置为从锁存控制信号产生用于执行预定功能的有效命令；以及训练控制电路，被配置为基于标志来从锁存芯片选择信号或锁存控制信号产生训练结果信号。

【技术特征摘要】
2016.10.06 KR 10-2016-0129368;2016.10.06 KR 10-2011.一种半导体器件，包括：有效命令发生电路，被配置为同步于分频时钟信号来锁存内部芯片选择信号和内部控制信号以产生锁存芯片选择信号和锁存控制信号，以及被配置为从锁存控制信号产生用于执行预定功能的有效命令；以及训练控制电路，被配置为基于标志来从锁存芯片选择信号或锁存控制信号产生训练结果信号。2.如权利要求1所述的半导体器件，其中，如果在N倍的时钟信号周期内，锁存控制信号的逻辑电平组合固定不变，则有效命令被使能，以及其中，N是自然数。3.如权利要求1所述的半导体器件，其中，如果在内部时钟信号的至少两个周期内，内部控制信号在逻辑电平组合没有任何变化的情况下，同步于内部芯片选择信号而被输入至有效命令发生电路，则用于执行预定功能的有效命令被产生。4.如权利要求1所述的半导体器件，其中，如果在内部时钟信号的至少两个周期内，内部控制信号在逻辑电平组合没有任何变化的情况下被输入至有效命令发生电路而不管内部芯片选择信号如何，则用于执行预定功能的有效命令被产生。5.如权利要求1所述的半导体器件，其中，分频时钟信号通过对时钟信号分频而产生，其中，分频时钟信号的周期是时钟信号的周期的N倍，以及其中，N是自然数。6.如权利要求1所述的半导体器件，其中，分频时钟信号包括第一分频时钟信号至第四分频时钟信号，其中，第一分频时钟信号和第三分频时钟信号同步于时钟信号的上升沿而产生，其中，第二分频时钟信号和第四分频时钟信号同步于时钟信号的下降沿而产生，其中，第一分频时钟信号的相位领先于第二分频时钟信号的相位，其中，第二分频时钟信号的相位领先于第三分频时钟信号的相位，以及其中，第三分频时钟信号的相位领先于第四分频时钟信号的相位。7.如权利要求1所述的半导体器件，其中，分频时钟信号包括同步于时钟信号的上升沿而产生的第一分频时钟信号和第三分频时钟信号，以及其中，有效命令发生电路包括输入锁存电路，所述输入锁存电路被配置为同步于第一分频时钟信号来锁存内部芯片选择信号以产生第一锁存芯片选择信号，以及被配置为同步于第三分频时钟信号来锁存内部芯片选择信号以产生第二锁存芯片选择信号。8.如权利要求1所述的半导体器件，其中，分频时钟信号包括同步于时钟信号的上升沿而产生的第一分频时钟信号和第三分频时钟信号，以及其中，锁存芯片选择信号包括同步于第一分频时钟信号而锁存的第一锁存芯片选择信号，以及包括同步于第三分频时钟信号而锁存的第二锁存芯片选择信号，以及其中，有效命令发生电路包括输入锁存电路，所述输入锁存电路被配置为基于第一分频时钟信号和第一锁存芯片选择信号来锁存内部控制信号以产生第一锁存控制信号，以及被配置为基于第三分频时钟信号和第二锁存芯片选择信号来锁存内部控制信号以产生第二锁存控制信号。9.如权利要求1所述的半导体器件，其中，分频时钟信号包括同步于时钟信号的下降沿而产生的第二分频时钟信号和第四分频时钟信号，其中，锁存控制信号包括第一锁存控制信号和第二锁存控制信号，以及其中，有效命令发生电路包括比较/输出电路，所述比较/输出电路被配置为同步于第二分频时钟信号或第四分频时钟信号来将第一锁存控制信号的逻辑电平组合与第二锁存控制信号的逻辑电平组合进行比较以产生第一有效命令或第二有效命令。10.如权利要求9所述的半导体器件，其中，比较/输出电路包括：第一比较器，被配置为产生如果同步于第二分频时钟信号输入的第一锁存控制信号和第二锁存控制信号具有相同的逻辑电平组合而被使能的第一比较脉冲；以及第一锁存/输出电路，被配置为基于第一比较脉冲来输出第一内部命令作为第一有效命令。11.如权利要求10所述的半导体器件，其中，第一内部命令通过解码第一锁存控制信号来产生。12.如权利要求10所述的半导体器件，其中，比较/输出电路包括：第二比较器，被配置为产生如果同步于第四分频时钟信号输入的第一锁存控制信号和第二锁存控制信号具有相同的逻辑电平组合而被使能的第二比较脉冲；以及第二锁存/输出电路，被配置为基于第二比较脉冲来输出第二内部命令作为第二有效命令。13.如权利要求9所述的半导体器件，还包括：标志发生电路，被配置为产生如果第一有效命令或第二有效命令被使能以执行芯片选择信号训练进入功能而被使能的第一标志，以及产生如果第一有效命令或第二有效命令被使能以执行控制信号训练进入功能而被使能的第二标志。14.如权利要求1所述的半导体器件，其中，标志包括第一标志和第二标志，其中，第一标志被使能以用于芯片选择信号训练进入功能，以及其中，第二标志被使能以用于控制信号训练进入功能。15.如权利要求14所述的半导体器件，其中，训练控制电路包括第一选择器，所述第一选择器基于第一标志和第二标志来输出第一锁存芯片选择信号或第一合成控制信号作为第一选择信号。16.如权利要求15所述的半导体器件，其中，分频时钟信号包括同步于时钟信号的上升沿而产生的第一分频时钟信号以及同步于时钟信号的下降沿而产生的第二分频时钟信号，其中，锁存芯片选择信号包括同步于第一分频时钟信号而锁存的第一锁存芯片选择信号，以及其中，第一合成控制信号通过合成第一锁存控制信号来产生，所...

【专利技术属性】
技术研发人员：崔谨镐，金东均，金载镒，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR