一种运行多核系统的装置和方法及多核系统制造方法及图纸

本发明专利技术提供一种运行多核系统的装置和方法及多核系统。该多核系统包括由不同指令集架构所实现的多个异构处理器核、任务调度器和处理器管理器。所述异构处理器核连接到与外部总线不同的高速总线。所述任务调度器耦合到所述异构处理器核，并用于分配至少一个任务到所述多个异构处理器核。处理器管理器耦合到所述异构处理器核和所述任务调度器，并用于根据从所述任务调度器中采集到的信息管理所述多个处理器核。本发明专利技术可以节省更多能量，并且不会占用更多的裸片面积。

A device and method for running a multi-core system and a multi-core system

The present invention provides a device and method for running a multi-core system and a multi-core system. The multi-core system consists of multiple heterogeneous processor cores, task schedulers, and processor managers implemented by different instruction set architectures. The core of the isomeric processor is connected to a high speed bus different from the external bus. The task scheduler is coupled to the core of the heterogeneous processor and is used to allocate at least one task to the plurality of the heterogeneous processor cores. The processor manager is coupled to the heterogeneous processor core and the task scheduler, and is used to manage the plurality of processor cores according to the information collected from the task scheduler. The invention can save more energy and do not occupy more bare area.

【技术实现步骤摘要】
一种运行多核系统的装置和方法及多核系统优先权声明本申请主张在2016年10月05日提出申请的美国临时专利申请62/404,745号的权利，且上述申请整体以引用方式并入本文中。
技术介绍
一般来说，传统的多核处理器系统包括用相同指令集架构(instructionsetarchitecture，ISA)所实现的多类型处理器核。例如，如果传统的多核处理器系统需要两种以上的ISA，则该传统系统中的每个处理器核将由同一整套的ISA来实现，例如，所有传统的处理器核可用同一整套的ISA实现，该同一整套的ISA同时支持32位(32-bit)任务和64位(64-bit)任务，这样处理器核可用于运行32位和62位任务。进一步地，32位任务可能是32/16位混合任务。例如，传统多核处理器系统的处理器核由同一整套的ISA来实现，如支持纯32位任务的A32-ISA，支持纯16位任务和特殊16/32位混合任务的T32-ISA，以及支持纯64位任务的A64-ISA。然而，为了使用同时支持32位和64位的同一整套ISA来实现所有的处理器核，需要增加更多占用更多裸片(die)面积的硬件电路，浪费更多能量，并降低整体性能/设计。某些传统的多核处理器系统包括由仅支持64位任务的同一整套ISA和二进制编译器所实现的处理器核，该二进制编译器用于将32位ISA编译成64位ISA以用于执行32位任务，但是这个方案兼容性差，执行速度低，并且消耗更多能量。
技术实现思路
本专利技术的目的在于，提出一种运行多核系统的装置和方法及多核系统，以解决上述问题。根据本专利技术的实施例，公开一种多核系统。所述多核系统包括由不同指令集架构所实现的多个异构处理器核，任务调度器和处理器管理器。所述异构处理器核连接到与外部总线不同的高速总线。所述任务调度器耦合到所述异构处理器核，并用于分配至少一个任务到所述多个异构处理器核。处理器管理器耦合到所述异构处理器核和所述任务调度器，并用于根据从所述任务调度器中采集到的信息管理所述多个处理器核。根据本专利技术的实施例，公开一种运行多核系统的装置。所述运行多核系统的装置包括多核处理器，任务调度器和处理器管理器。所述多核处理器包括由不同指令集架构所实现的多个处理器核，并且所述处理器核包括至少一个第一处理器核和至少一个第二处理器核，所述第一处理器核由至少一个第一指令集架构实现，所述第二处理器核由至少一个第二指令集架构实现，所述至少一个第二指令集架构与所述至少一个第一指令集架构不同。所述任务调度器耦合到所述多核处理器，并用于分配至少一个任务到所述多个处理器核。所述处理器管理器耦合到所述多核处理器和所述任务调度器，并用于根据从所述任务调度器中采集到的信息管理所述多个处理器核。根据本专利技术的实施例，公开一种运行多核系统的方法。所述方法包括：提供并利用多核处理器，其中，所述多核处理器包括由不同指令集架构所实现的多个处理器核，其中所述处理器核包括至少一个第一处理器核和至少一个第二处理器核，所述第一处理器核由至少一个第一指令集架构实现，所述第二处理器核由至少一个第二指令集架构实现，所述至少一个第二指令集架构与所述至少一个第一指令集架构不同；分配任务队列中的至少一个任务到所述多个处理器核；以及根据从所述任务队列中采集到的信息管理所述多个处理器核。根据本专利技术的实施例，可以节省更多能量，并且无需使用硬件电路来实现，这样不会占用更多的裸片面积。此外，没有降低整体性能/设计，改善了兼容性。在阅读以下对各图及图式中所例示的优选实施例的详细说明之后，本专利技术的这些及其它目标无疑将对所属领域的技术人员显而易见。附图说明图1是根据本专利技术第一实施例的运行多核系统的装置的计算机架构示意图。图2是如图1所示的多核处理器第二实施例的简化示意图。图3是如图1所示的多核处理器第三实施例的简化示意图。图4是如图1所示的多核处理器第四实施例的简化示意图。图5是如图1所示的多核处理器第五实施例的简化示意图。图6是将64位内核任务分配给64位内核空间的32位内核空间的实例示意图。图7是例示32位和64位混合操作系统的实例示意图。图8是例示微控制器(或者传感器集线器RTOS)与64位操作系统之间的关系的示意图。具体实施方式本说明书及权利要求书通篇中所用的某些用语指代特定部件。如所属领域的技术人员可以理解的是，电子设备制造商可利用不同名称来指代同一个部件。本文并非以名称来区分部件，而是以功能来区分部件。在以下说明书及权利要求书中，用语“包括”是开放式的限定词语，因此其应被解释为意指“包括但不限于…”。另外，用语“耦合”旨在意指间接电连接或直接电连接。因此，当一个装置耦合到另一装置时，则这种连接可以是直接电连接或通过其他装置及连接部而实现的间接电连接。本专利技术的目的在于提供一种运行包含由不同指令集架构(instructionsetarchitecture，ISA)所实现的异构处理器核的多核系统的装置，以及对应的方法和/或多核系统。该包含由不同ISA所实现的异构处理器核的多核系统的所有变形均应该落入本专利技术的范围。具有不同ISA的处理器核表示具有至少两个不同ISA的至少两个处理器核，例如，具有N位(N-bit)ISA和2N位(2N-bit)ISA的处理器核与仅具有2N位ISA(但不限于此)的另一处理器核的结合，仅具有N位ISA的处理器核与仅具有2N位ISA的另一处理器核的结合，或者分别仅具有N位ISA，仅具有2N位ISA，以及具有N位和2N位ISA的三组处理器核的结合。N表示正整数，如16，32，64，128或者其他正整数。在如下实施例中，以N为32为例，但不用作限制本专利技术。另外某些处理器核可以由(N/2)位ISA实现。应注意，处理器核的数量、处理器核类型或者其他配置并不用作限制本专利技术。异构处理器核表示两种以上不同处理器核类型，如高速处理器核和低功耗的处理器核(但不限于此)，其中不同处理器核类型具有不同的性能和功耗特性。运行该多核系统的装置可由集成电路芯片来实现，该集成电路芯片包含在便携电子设备内，例如移动电话。如图1所示，是根据本专利技术第一实施例的运行多核系统的装置100的计算机结构示意图。该装置100包括多核处理器105，任务调度器110和处理器管理器115。多核处理器包括多个处理器核，如四个处理器核1052A-1052D。该装置100用作片上系统电路(但不限于此)，其通过多核处理器105的存储器控制器1051外部耦接到内存设备，如DRAM120，并且通过外部总线外接至少一个外部设备，如以太网设备(Ethernetdevice，Eth)125，读卡器130和/或微控制器135，该外部总线具有数据总线结构如先进微控制器总线结构(AdvancedMicrocontrollerBusArchitecture，AMBA)。微控制器135可以通过直接存储器访问(directmemoryaccess，DMA)接口访问DRAM120。任务调度器110与多核处理器105耦合，并用于调度任务队列(图1未示出)中的至少一个任务到处理器核1052A-1052D，其中该至少一个任务包括N位和/或2N位任务(但不限于此)。该至少一个任务可能包括(N/2)位子集任务。例如，任务调度器110可以通过参考如下信息中的至少一个调度至少一个本文档来自技高网...

【技术保护点】
一种运行多核系统的装置，包括：多核处理器，包括由不同指令集架构所实现的多个处理器核，其中所述多个处理器核包括至少一个第一处理器核和至少一个第二处理器核，所述第一处理器核由至少一个第一指令集架构实现，所述第二处理器核由至少一个第二指令集架构实现，所述至少一个第二指令集架构与所述至少一个第一指令集架构不同；任务调度器，耦合到所述多核处理器，用于分配至少一个任务到所述多个处理器核；以及处理器管理器，耦合到所述多核处理器和所述任务调度器，用于根据从所述任务调度器中采集到的信息管理所述多个处理器核。

【技术特征摘要】
2016.10.05 US 62/404,745;2017.07.19 US 15/653,5441.一种运行多核系统的装置，包括：多核处理器，包括由不同指令集架构所实现的多个处理器核，其中所述多个处理器核包括至少一个第一处理器核和至少一个第二处理器核，所述第一处理器核由至少一个第一指令集架构实现，所述第二处理器核由至少一个第二指令集架构实现，所述至少一个第二指令集架构与所述至少一个第一指令集架构不同；任务调度器，耦合到所述多核处理器，用于分配至少一个任务到所述多个处理器核；以及处理器管理器，耦合到所述多核处理器和所述任务调度器，用于根据从所述任务调度器中采集到的信息管理所述多个处理器核。2.如权利要求1所述的运行多核系统的装置，其特征在于，所述至少一个第一处理器核和所述至少一个第二处理器核分别对应于具有不同硬件特性的不同的核类型，或者对应于相同的核类型；以及所述至少一个第一指令集架构包括兼容N位任务，(N/2)位子集任务和2N位任务的指令集架构，并且，所述至少一个第二指令集架构仅兼容2N位任务，其中N为正整数。3.如权利要求2所述的运行多核系统的装置，其特征在于，所述多个处理器核还包括至少一个第三处理器核，所述至少一个第三处理器核由仅支持N位任务的第三指令集架构实现。4.如权利要求2所述的运行多核系统的装置，其特征在于，在所述任务调度器的任务队列中不存在待处理的N位任务时，关闭所述至少一个第一处理器核。5.如权利要求1所述的运行多核系统的装置，其特征在于，所述至少一个第一指令集架构包括仅支持N位任务的一个指令集架构，并且，所述至少一个第二指令集架构包括仅支持2N位任务的一个指令集架构，其中N为正整数。6.如权利要求1所述的运行多核系统的装置，其特征在于，所述至少一个第一处理器核和所述至少一个第二处理器核对应于相同的核类型；以及所述至少一个第一指令集架构包括分别兼容N位任务，(N/2)位子集任务和2N位任务的指令集架构，并且，所述至少一个第二指令集架构包括仅兼容2N位任务的一个指令集架构，其中N为正整数。7.如权利要求1所述的运行多核系统的装置，其特征在于，所述处理器核还包括另一组处理器核，所述另一组处理器核对应于不同的核类型，且支持N位和2N位任务；以及在无论所述任务调度器的任务队列中是否存在待处理的N位任务时，关闭所述至少一个第一处理器核和所述至少一个第二处理器核。8.如权利要求1所述的运行多核系统的装置，其特征在于，根据所述至少一个任务的指令集架构兼容性，所述任务调度器的任务队列中任务优先级和所述多个处理器核的特性中的至少一个，所述任务调度器分配所述至少一个任务给所述多个处理器核。9.如权利要求1所述的运行多核系统的装置，其特征在于，根据从所述任务调度器中采集到的信息或者所述多个处理器核的信息开启/关闭所述多个处理器核。10.如权...

【专利技术属性】
技术研发人员：简子翔，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾,71