分级抑制上电冲击电流的电路制造技术

本实用新型专利技术揭示了一种分级抑制上电冲击电流的电路，包括电源管理芯片LTC4260及多个电阻、电容、三极管及MOS管，该分级抑制上电冲击电流电路设计在电源电路主回路电路中，当电子设备开启时，对设备内部的电容进行分级式充电，并且对冲击电流的最大值进行了抑制，从而使得冲击电流不会超过系统设计中的最大值，电子设备可以安全可靠地开机。

A circuit to suppress the electric shock current on a grade

The utility model discloses a graded suppression circuit of power on impact current, including LTC4260 power management chip and a plurality of resistors, capacitors, transistors and MOS tube, the fractional inhibitory power on impact current circuit design power supply circuit of the main circuit, when the electronic device is turned on, the capacitor inside the equipment classification charging, and the maximum value of impulse current was suppressed, so that the impact current does not exceed a maximum value in the design of the system, the electronic equipment can safely and reliably boot.

【技术实现步骤摘要】
分级抑制上电冲击电流的电路
本技术属于电子工程领域，特别是涉及航空电子工程领域抑制上电冲击电流的电路。
技术介绍
在高可靠性供电的航空电子设备中，对设备开机时的冲击电流都有严格的要求，即设备正常开机时，输入电压建立后，设备主电路上的电容在瞬间相当于短路状态，此时瞬间的冲击电流会达到很大，不仅有可能对自身设备中的器件造成损伤，而且会影响母线电压的稳定性及可靠性。从而影响整个设备系统的稳定性。因此针对上电冲击电流的抑制变得尤为关键，抑制电路可以使设备在上电瞬间的冲击电流保持在设定的合理范围内，以确保机载设备能够安全可靠地开机，增强设备的寿命及系统的稳定性。目前，人们对航空电子设备上电冲击电流的影响越来越关注，对上电冲击电流的极限值都有着严格的要求。为了抑制设备上电瞬间冲击电流对设备内部电路及母线电压的影响，有部分的航空电子设备会减少在启动的主回路中电容的容值，该方式是以牺牲部分性能为代价。而有部分航空电子设备采用缓启动电路，该电路利用MOS管的工作特性，通过MOS管的控制端电压由0缓慢上升，使MOS的导通电阻由大变小，从而使冲击电流呈现缓慢上升的形态。此种方式的缺陷是对无法准确地对冲击电流的门限进行抑制，并且会大大延长设备启动时的时间。
技术实现思路
本技术的目的在于提供一种分级抑制上电冲击电流的电路，对航空电子设备上电瞬间的冲击电流进行分级的可控抑制，实现了设备安全可靠地启动，延长自身设备及整个系统的寿命。为实现上述目的，实施本技术的分级抑制上电冲击电流的电路包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第一电容、第二电容、第三电容、第四电容、第五电容、第一三极管、第二三极管、第一MOS管、第二MOS管和控制芯片，其中输入电压正端与第八电阻的一端及控制芯片的第二接脚连接，而第八电阻的另一端与第一MOS管的漏极及控制芯片的第一脚相连接，第一MOS管的源极与控制芯片的第二十三接脚、第一电阻的一端、第三电阻的一端、第三电容的正端、第八电阻的一端、第六电阻的一端及第二MOS管的源极相连接，第一MOS管的栅极与第四电阻的一端相连接，第四电阻的另一端与控制芯片的第二十四接脚及第五电阻的一端相连接，第五电阻的另一端与第二电容的一端相连接，第二电阻的另一端与第一电阻的另一端及控制芯片的第十八接脚相连接，第一电容的一端与控制芯片的第七接脚第第十九接脚连接，第四电容的一端与控制芯片的第十二接脚连接，输入电压负端与第一电容的另一端、第四电容的另一端、控制芯片的第六接脚、第二电容的另一端、控制芯片的第十三接脚、控制芯片的第十四接脚、第二电阻的一端、第三电容的负端、第二三极管的发射极、第五电容的负端、第七电阻的一端及输出电压负端相连接，控制芯片的第二十接脚与第三电阻的另一端及第二三极管的基极相连接，第八电阻的另一端与第二三极管的集电极及第一三极管的基极相连接，第六电阻的另一端与第二MOS管的栅极及第一三极管的集电极相连接，第七电阻的另一端与第一三极管的发射极相连接，第二MOS管的漏极与第五电容的正端及输出电压正端相连接。依据上述主要特征，该控制芯片为凌特公司的电源管理芯片LTC4260。依据上述主要特征，第四电容(CT)用于设置抑制电路的限流时间，限流的时间计算公式为：T＝CT·12(ms/μF)。与现有技术相比较，本技术将一种分级抑制上电冲击电流电路设计在电源电路主回路电路中，当电子设备开启时，对设备内部的电容进行分级式充电，并且对冲击电流的最大值进行了抑制，从而使得冲击电流不会超过系统设计中的最大值，电子设备可以安全可靠地开机。【附图说明】图1为实施本技术的分级抑制上电冲击电流的电路的组成示意图。【具体实施方式】请参阅图1所示，为实施本技术的分级抑制上电冲击电流的电路的组成示意图。该分级抑制上电冲击电流的电路包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻Rsense、第一电容C1、第二电容C2、第三电容C3、第四电容CT、第五电容Cload、第一三极管Q3、第二三极管Q4、第一MOS管Q1、第二MOS管Q2和控制芯片D1。其中输入电压正端与第八电阻Rsense的一端及控制芯片D1的第二接脚连接，而第八电阻Rsense的另一端与第一MOS管Q1的漏极及控制芯片D1的第一脚相连接，第一MOS管Q1的源极与控制芯片D1的第二十三接脚、第一电阻R1的一端、第三电阻R3的一端、第三电容C3的正端、第八电阻R8的一端、第六电阻R6的一端及第二MOS管Q2的源极相连接，第一MOS管Q1的栅极与第四电阻R4的一端相连接，第四电阻R4的另一端与控制芯片D1的第二十四接脚及第五电阻R5的一端相连接，第五电阻R5的另一端与第二电容C2的一端相连接，第二电阻R2的另一端与第一电阻R1的另一端及控制芯片D1的第十八接脚相连接，第一电容C1的一端与控制芯片D1的第七接脚第第十九接脚连接，第四电容CT的一端与控制芯片D1的第十二接脚连接，输入电压负端与第一电容C1的另一端、第四电容CT的另一端、控制芯片D1的第六接脚、第二电容C2的另一端、控制芯片D1的第十三接脚、控制芯片D1的第十四接脚、第二电阻R2的一端、第三电容C3的负端、第二三极管Q4的发射极、第五电容Cload的负端、第七电阻R7的一端及输出电压负端相连接，控制芯片D1的第二十接脚与第三电阻R3的另一端及第二三极管Q4的基极相连接，第八电阻Rsense的另一端与第二三极管Q4的集电极及第一三极管Q3的基极相连接，第六电阻R6的另一端与第二MOS管Q2的栅极及第一三极管Q3的集电极相连接，第七电阻R7的另一端与第一三极管Q3的发射极相连接，第二MOS管Q2的漏极与第五电容Cload的正端及输出电压正端相连接。上述的控制芯片为凌特公司的电源管理芯片LTC4260，并且第一电容C1提供稳压和滤波的作用。第四电容CT用于设置抑制电路的限流时间，限流的时间计算公式为：T＝CT·12(ms/μF)。第一MOS管Q1用以控制电源电压的上电。第八电阻器Rsense为电流检测电阻，用以提供电流采样信号。第二电容C2控制芯片D1的GATE端电压变化斜率。第五电阻R5则对电流控制环路进行补偿，第四电阻R4用于防止第一MOS管Q1发生高频振荡，第三电阻R3用于对GPIO信号进行电压上拉，第一三极管Q3与第二三级管Q4用于逻辑信号转换，第六电阻R6及第七电阻R7形成分压电路，用于控制第二MOS管Q2的开通，第三电容C3为中间级电路中的所有分布电容总和，第五电容Cload为输出容性负载。当电子设备开启后，输入电压建立，控制芯片D1的第二接脚VDD电压建立，控制芯片开始工作，检测到第八电阻Rsense两端电压差值为零，不存在电流超出限制的情况，控制芯片D1的第二十四接脚GATE端输出高电平，由于第五电阻R5和第二电容C2组成的RC电路，第一MOS管Q1的栅极电压按一定斜率上升直至超过完全导通的门限，第一MOS管Q1的导通阻抗逐渐减小，第一电阻R1和第二电阻R2通过分压采样给控制芯片D1的第十八接脚FB端作为检测经过第一MOS管Q1后的电压状态，而控制芯片D1的第二十接脚GP本文档来自技高网...

【技术保护点】
一种分级抑制上电冲击电流的电路，包括第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、第六电阻(R6)、第七电阻(R7)、第八电阻(Rsense)、第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(CT)、第五电容(Cload)、第一三极管(Q3)、第二三极管(Q4)、第一MOS管(Q1)、第二MOS管(Q2)和控制芯片，其中输入电压正端与第八电阻(Rsense)的一端及控制芯片的第二接脚连接，而第八电阻(Rsense)的另一端与第一MOS管(Q1)的漏极及控制芯片的第一脚相连接，第一MOS管(Q1)的源极与控制芯片的第二十三接脚、第一电阻(R1)的一端、第三电阻(R3)的一端、第三电容(C3)的正端、第八电阻(R8)的一端、第六电阻(R6)的一端及第二MOS管(Q2)的源极相连接，第一MOS管(Q1)的栅极与第四电阻(R4)的一端相连接，第四电阻(R4)的另一端与控制芯片的第二十四接脚及第五电阻(R5)的一端相连接，第五电阻(R5)的另一端与第二电容(C2)的一端相连接，第二电阻(R2)的另一端与第一电阻(R1)的另一端及控制芯片的第十八接脚相连接， 第一电容(C1)的一端与控制芯片的第七接脚及第十九接脚连接，第四电容(CT)的一端与控制芯片的第十二接脚连接，输入电压负端与第一电容(C1)的另一端、第四电容(CT)的另一端、控制芯片的第六接脚、第二电容(C2)的另一端、控制芯片的第十三接脚、控制芯片的第十四接脚、第二电阻(R2)的一端、第三电容(C3)的负端、第二三极管(Q4)的发射极、第五电容(Cload)的负端、第七电阻(R7)的一端及输出电压负端相连接，控制芯片的第二十接脚与第三电阻(R3)的另一端及第二三极管(Q4)的基极相连接，第八电阻(Rsense)的另一端与第二三极管(Q4)的集电极及第一三极管(Q3)的基极相连接，第六电阻(R6)的另一端与第二MOS管(Q2)的栅极及第一三极管(Q3)的集电极相连接，第七电阻(R7)的另一端与第一三极管(Q3)的发射极相连接，第二MOS管(Q2)的漏极与第五电容(Cload)的正端及输出电压正端相连接。...

【技术特征摘要】
1.一种分级抑制上电冲击电流的电路，包括第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、第六电阻(R6)、第七电阻(R7)、第八电阻(Rsense)、第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(CT)、第五电容(Cload)、第一三极管(Q3)、第二三极管(Q4)、第一MOS管(Q1)、第二MOS管(Q2)和控制芯片，其中输入电压正端与第八电阻(Rsense)的一端及控制芯片的第二接脚连接，而第八电阻(Rsense)的另一端与第一MOS管(Q1)的漏极及控制芯片的第一脚相连接，第一MOS管(Q1)的源极与控制芯片的第二十三接脚、第一电阻(R1)的一端、第三电阻(R3)的一端、第三电容(C3)的正端、第八电阻(R8)的一端、第六电阻(R6)的一端及第二MOS管(Q2)的源极相连接，第一MOS管(Q1)的栅极与第四电阻(R4)的一端相连接，第四电阻(R4)的另一端与控制芯片的第二十四接脚及第五电阻(R5)的一端相连接，第五电阻(R5)的另一端与第二电容(C2)的一端相连接，第二电阻(R2)的另一端与第一电阻(R1)的另一端及控制芯片的第十八接脚相连接，第一电容(C1)的一端与控制芯...

【专利技术属性】
技术研发人员：周峰，武强，邰永红，邱燕，王斌，
申请(专利权)人：中国航空无线电电子研究所，
类型：新型
国别省市：上海,31