基于FPGA的光通信传输网AMC引接板及其实现方法技术

本发明专利技术公开了一种基于FPGA的光通信传输网AMC引接板及其实现方法。引接板包括供电模块、控制管理模块、时钟模块和业务处理模块，供电模块分别与时钟模块、业务处理模块、控制管理模块连接，时钟模块分别与业务处理模块、控制管理模块连接，时钟模块、业务处理模块和控制管理模块分别与金手指连接，金手指与供电模块连接。通过该引接板可实现多种接入信号的统一处理，包括OTN信号和SDH信号的接入、OTN的FEC纠错、SDH的解映射、SDH的高阶交叉和低阶交叉、SDH的解POS。使用该方法实现的AMC板满足SDN思想，组成的设备更加灵活，同时使用两片FPGA完成业务处理功能，分工明确，条理清晰，有利于功能的实现。

【技术实现步骤摘要】
基于FPGA的光通信传输网AMC引接板及其实现方法
本专利技术涉及光通信技术，尤其涉及一种基于FPGA的光通信传输网AMC引接板及其实现方法。
技术介绍
目前光通信传输网接入的信号既有OTN信号又有SDH信号，对OTN信号的处理主要有FEC纠错和信号解映射，对SDH信号的处理主要有高阶交叉、低阶交叉和解POS，如果要满足所有这些对信号处理的要求，需要多种设备搭建一个处理平台，其造价高，使用不方便。
技术实现思路
鉴于现有技术状况和缺陷，本专利技术提供一种基于FPGA的光通信传输网AMC引接板及其实现方法。本专利技术可实现多种接入处理功能，分别为：OTN信号的接入和SDH信号的接入；OTN信号的FEC纠错和SDH信号解映射功能；SDH信号的高阶交叉和低阶交叉功能；SDH信号的解POS功能。本专利技术引入SDN（软件定义网络）思想，使用FPGA芯片搭建了一个灵活的光通信传输网AMC引接板，该引接板符合ATCA标准，通过AMC板上的两个FPGA芯片可完成多种接入信号的统一处理。为了实现上述目的，本专利技术采取的技术方案是：一种基于FPGA的光通信传输网AMC引接板，其特征在于，包括供电模块、控制管理模块、时钟模块和业务处理模块，供电模块分别与时钟模块、业务处理模块、控制管理模块连接，时钟模块分别与业务处理模块、控制管理模块连接，时钟模块、业务处理模块和控制管理模块分别与金手指连接，金手指与供电模块连接。所述的供电模块包括两种凌特电源芯片，包括一片双路电源芯片和四片四路电源芯片，双路电源芯片的型号为LTM4620，四路电源芯片的型号为LTM4644，所有凌特电源芯片的输入为12V电源，所有凌特电源芯片的输出端与控制管理模块连接。所述的控制管理模块包括STM32芯片和FLASH，STM32芯片的型号为STM32F437NIH6，FLASH的型号为M25P128，STM32芯片通过SPI口与FLASH相连，用于存储和读取路由信息，实现掉电保护功能，STM32芯片通过FE口与金手指相连，用于与其他板卡进行信息交换，STM32芯片通过GPIO口与供电模块连接，用于控制板卡的上电顺序，STM32芯片通过ADC口与供电模块相连，用于监控电源轨的状态，STM32芯片通过I2C口与时钟模块连接，用于配置与监控时钟芯片工作状态，STM32芯片通过SPI口与业务处理模块连接，用于配置板卡路由信息并监控数据链路状态。所述的时钟模块包括两个ZARLINK时钟芯片和1个本地晶振，ZARLINK时钟芯片型号为ZL30165GDG2，本地晶振型号为530BC155M520DGR，第一片ZARLINK时钟芯片的hpdiff0管脚、hpdiff2管脚、hpdiff4管脚、hpdiff6管脚分别与第二片ZARLINK时钟芯片的Ref0管脚、Ref1管脚、Ref2管脚、Ref3管脚连接，第二片ZARLINK时钟芯片的Ref4管脚连接本地晶振，第二片ZARLINK时钟芯片的Ref5管脚和hpout4管脚连接金手指。所述的业务处理模块包括两片FPGA芯片，FPGA1芯片的型号为XC7K410T-3FFG900E，FPGA2芯片的型号为XC7K325T-2FFG900I，FPGA1芯片BANK117的四路SERDES收管脚分别与FPGA2芯片BANK118的四路SERDES发管脚相连，FPGA1芯片BANK118的四路SERDES发管脚分别与FPGA2芯片BANK118的四路SERDES收管脚相连，FPGA1芯片BANK115的四路SERDES收管脚分别与四个光模块的发管脚相连，FPGA1芯片BANK117的四路SERDES发管脚分别与四个光模块的收管脚相连。一种基于FPGA的光通信传输网AMC引接板实现方法，其特征在于，所述实现方法包括OTN信号接入处理工作流程、SDH信号高低阶交叉处理工作流程和SDH信号解POS处理工作流程，其中所述的OTN信号接入处理工作流程有以下步骤：（1）、FPGA1芯片通过BANK115接入四路OTN信号，并对OTN信号进行解FEC纠错处理；（2）、FPGA1芯片对纠错后的信号进行SDH信号解映射处理，处理后的信号为SDH信号；（3）、FPGA1芯片对解映射的SDH信号进行指针调整，使SDH信号同步，便于后端的SDH信号时隙交叉处理；（4）、FPGA1芯片通过BANK118将SDH信号发送给FPGA2芯片，FPGA2芯片对SDH信号进行高阶交叉处理，并通过BANK115-BANK117发送到AMC板外部；（5）、外部设有的承载板或交叉板配合完成SDH空间交叉；（6）、FPGA2芯片通过BANK115-BANK117接收来自外部承载板或交叉板发送的SDH信号，进行高阶交叉处理。所述的SDH信号高低阶交叉处理工作流程有以下步骤：（1）、FPGA1芯片通过BANK115接入四路SDH信号，对SDH信号进行指针调整处理，使SDH信号同步，便于后端的SDH信号时隙交叉处理；（2）、FPGA1芯片对指针调整后的SDH信号进行高阶交叉，使SDH信号进行收敛，并通过BANK115-BANK117将收敛后的信号发往AMC板外部；（3）、外部设有的承载板或交叉板配合完成SDH空间交叉；（4）、FPGA2芯片通过BANK115-BANK117接收来自外部承载板或交叉板发送的SDH信号，进行指针下泄处理；（5）、FPGA2芯片对指针下泄的SDH信号进行低阶交叉处理；所述的SDH信号解POS处理工作流程执行以下步骤：（1）、FPGA1芯片通过BANK115接入四路SDH信号，对SDH信号进行指针调整处理，使SDH信号同步，便于后端的SDH信号时隙交叉处理；（2）、FPGA1芯片对指针调整后的SDH信号进行高阶交叉处理，将承载不同种类POS信号的SDH信号进行分类，并通过BANK115-BANK117将分类后SDH信号发往AMC板外部；（3）、外部设有的承载板或交叉板配合完成SDH空间交叉；（4）、FPGA2芯片通过BANK115-BANK117接收来自外部承载板或交叉板发送的SDH信号，进行解POS处理。本专利技术的有益效果是：通过该引接板可实现多种接入信号的统一处理，包括OTN信号的接入和SDH信号的接入、OTN信号的FEC纠错和SDH信号的解映射、SDH信号的高阶交叉和低阶交叉、SDH信号的解POS。使用该方法可使每个AMC板FPGA2芯片只需要支持一种类型的解POS信号处理，大大减小了FPGA的资源需求。使用该方法实现的AMC板满足SDN思想，组成的设备更加灵活，同时使用两片FPGA完成业务处理功能，分工明确，条理清晰，有利于功能的实现。附图说明图1为本专利技术AMC板整体系统框图；图2为本专利技术AMC板供电模块电路框图；图3为本专利技术AMC板控制管理模块电路框图；图4为本专利技术AMC板时钟模块电路示意图；图5为本专利技术AMC板业务处理模块电路示意图；图6为本专利技术的OTN信号接入处理工作流程图；图7为本专利技术的SDH信号高低阶交叉处理工作流程图；图8为本专利技术的SDH信号解POS处理工作流程图。具体实施方式下面结合附图对本专利技术做进一步说明。如图1所示，AMC引接板包括供电模块、控制管理模块、时钟模块和业务处理模块，供电模块分别与时钟模块、业务处理模块、控制管理模块连接，时本文档来自技高网...

【技术保护点】
一种基于FPGA的光通信传输网AMC引接板，其特征在于，包括供电模块、控制管理模块、时钟模块和业务处理模块，供电模块分别与时钟模块、业务处理模块、控制管理模块连接，时钟模块分别与业务处理模块、控制管理模块连接，时钟模块、业务处理模块和控制管理模块分别与金手指连接，金手指与供电模块连接；所述的供电模块包括两种凌特电源芯片，包括一片双路电源芯片和四片四路电源芯片，双路电源芯片的型号为LTM4620，四路电源芯片的型号为LTM4644，所有凌特电源芯片的输入为12V电源，所有凌特电源芯片的输出端和输出端使能信号分别与控制管理模块连接；所述的控制管理模块包括STM32芯片和FLASH，STM32芯片的型号为STM32F437NIH6，FLASH的型号为M25P128，STM32芯片通过SPI口与FLASH相连，用于存储和读取路由信息，实现掉电保护功能，STM32芯片通过FE口与金手指相连，用于与其他板卡进行信息交换，STM32芯片通过GPIO口与供电模块连接，用于控制板卡的上电顺序，STM32芯片通过ADC口与供电模块相连，用于监控电源轨的状态，STM32芯片通过I2C口与时钟模块连接，用于配置与监控时钟芯片工作状态，STM32芯片通过SPI口与业务处理模块连接，用于配置板卡路由信息并监控数据链路状态；所述的时钟模块包括两个ZARLINK时钟芯片和1个本地晶振，ZARLINK时钟芯片型号为ZL30165GDG2，本地晶振型号为530BC155M520DGR，第一片ZARLINK时钟芯片的hpdiff0管脚、hpdiff2管脚、hpdiff4管脚、hpdiff6管脚分别与第二片ZARLINK时钟芯片的Ref0管脚、Ref1管脚、Ref2管脚、Ref3管脚连接，第二片ZARLINK时钟芯片的Ref4管脚连接本地晶振，第二片ZARLINK时钟芯片的Ref5管脚和hpout4管脚连接金手指；所述的业务处理模块包括两片FPGA芯片，FPGA1芯片的型号为XC7K410T‑3FFG900E，FPGA2芯片的型号为XC7K325T‑2FFG900I，FPGA1芯片BANK117的四路SERDES收管脚分别与FPGA2芯片BANK118的四路SERDES发管脚相连，FPGA1芯片BANK118的四路SERDES发管脚分别与FPGA2芯片BANK118的四路SERDES收管脚相连，FPGA1芯片BANK115的四路SERDES收管脚分别与四个光模块的发管脚相连，FPGA1芯片BANK117的四路SERDES发管脚分别与四个光模块的收管脚相连。...

【技术特征摘要】
1.一种基于FPGA的光通信传输网AMC引接板，其特征在于，包括供电模块、控制管理模块、时钟模块和业务处理模块，供电模块分别与时钟模块、业务处理模块、控制管理模块连接，时钟模块分别与业务处理模块、控制管理模块连接，时钟模块、业务处理模块和控制管理模块分别与金手指连接，金手指与供电模块连接；所述的供电模块包括两种凌特电源芯片，包括一片双路电源芯片和四片四路电源芯片，双路电源芯片的型号为LTM4620，四路电源芯片的型号为LTM4644，所有凌特电源芯片的输入为12V电源，所有凌特电源芯片的输出端和输出端使能信号分别与控制管理模块连接；所述的控制管理模块包括STM32芯片和FLASH，STM32芯片的型号为STM32F437NIH6，FLASH的型号为M25P128，STM32芯片通过SPI口与FLASH相连，用于存储和读取路由信息，实现掉电保护功能，STM32芯片通过FE口与金手指相连，用于与其他板卡进行信息交换，STM32芯片通过GPIO口与供电模块连接，用于控制板卡的上电顺序，STM32芯片通过ADC口与供电模块相连，用于监控电源轨的状态，STM32芯片通过I2C口与时钟模块连接，用于配置与监控时钟芯片工作状态，STM32芯片通过SPI口与业务处理模块连接，用于配置板卡路由信息并监控数据链路状态；所述的时钟模块包括两个ZARLINK时钟芯片和1个本地晶振，ZARLINK时钟芯片型号为ZL30165GDG2，本地晶振型号为530BC155M520DGR，第一片ZARLINK时钟芯片的hpdiff0管脚、hpdiff2管脚、hpdiff4管脚、hpdiff6管脚分别与第二片ZARLINK时钟芯片的Ref0管脚、Ref1管脚、Ref2管脚、Ref3管脚连接，第二片ZARLINK时钟芯片的Ref4管脚连接本地晶振，第二片ZARLINK时钟芯片的Ref5管脚和hpout4管脚连接金手指；所述的业务处理模块包括两片FPGA芯片，FPGA1芯片的型号为XC7K410T-3FFG900E，FPGA2芯片的型号为XC7K325T-2FFG900I，FPGA1芯片BANK117的四路SERDES收管脚分别与FPGA2芯片BANK118的四路SERDES发管脚相连，FPGA1芯片BANK118的四路SERDES发管脚分别与FPGA2芯片BANK118的四路SERDES收管脚相连，FPGA1芯片BANK115的四路SERDES收管脚分别与四个光模块的发管脚相连，FPGA1...

【专利技术属性】
技术研发人员：王尧，陈伟峰，韩哲，贾朋朋，
申请(专利权)人：天津光电通信技术有限公司，
类型：发明
国别省市：天津,12