调节数字锁相回路的相位制造技术

本公开涉及调节数字锁相回路的相位。本公开的方面涉及布置以使用相位调节信号调节输出相位的数字锁相回路(DPLL)。在某些实施方案中，相位调节信号可以从DPLL的时数转换器的输出到DPLL的数控振荡器的输入在信号路径中接收。一些实施方案涉及调节DPLL的输出相位以减小DPLL的输出相位和另一个DPLL的输出相位之间的相对相位差。

Adjusting the phase of the digital phase locked loop

The present disclosure relates to the phase of a digital phase-locked loop. The aspect of the present disclosure relates to a digital phase locked loop (DPLL) arranged to adjust the output phase by using a phase adjustment signal. In some implementations, the phase adjustment signal can be received from the output of the DPLL's time digital converter to the input of the DPLL's numerical control oscillator in the signal path. Some implementation schemes involve adjusting the output phase of the DPLL to reduce the relative phase difference between the output phase of the DPLL and the output phase of the other DPLL.

【技术实现步骤摘要】
调节数字锁相回路的相位
本公开技术涉及数字锁相回路，更具体地涉及调节数字锁相回路的相位。
技术介绍
时钟信号用于同步信号路径之间的数据信号流。在某些应用中，时钟信号控制发送到系统内互连数字模块的命令信号。这样的应用可以包括提供具有高精度，低噪声和可预测相位对准的各种时钟频率的时钟分配系统。锁相回路(PLL)可以在时钟分配系统中实现。PLL是用于通过振荡器锁定参考时钟的相位的闭路回路系统。PLL可以被设计为具有特定顺序(例如，一阶、二阶或更高)的具体类型(例如，类型I、类型II或更高)。在系统理论中，类型可以指回路内积分器的数量，顺序可以参考PLL系统传递函数中分母的程度。在某些应用中，时钟分配系统可以使用单个时钟源作为输入，并生成与单个时钟源相比频率不同的多个时钟输出。
技术实现思路
权利要求中描述的创新都有几个方面，其中没有一个单独的责任完全由理想的属性负责。在不限制权利要求的范围的情况下，现在将简要描述本公开的一些显着特征。本公开的一个方面是频率合成系统，包括第一数字锁相回路和第二数字锁相回路。第一数字锁相回路被构造为提供第一时钟信号。第二数字锁相回路被构造为提供第二时钟信号以接收相位调节信号和调节第二时钟信号的相位。第二时钟信号具有与第一时钟信号基本相同的频率。第二时钟信号的相位基于相位调节信号来调节，以使所述第一时钟信号和所述第二时钟信号之间的相对相位差减小。频率合成系统还可包括组合电路，被构造为基于所述第一时钟信号和所述第二时钟信号产生输出时钟信号。第二数字锁相回路可包括数控振荡器和时数转换器。相位调节信号可从所述时数转换器的输出到所述数控振荡器的输入施加在信号路径中。第二数字锁相回路可包括数字回路滤波器，被构造为接收基于第二数字锁相回路的相位检测器的输出的信号和相位调节信号。频率合成系统还可包括相位调节电路，被构造为基于所述第一时钟信号和所述第二时钟信号之间的相对相差的指示产生相位调节信号。频率合成系统还可包括相位调节电路，被构造为基于来自第一数字锁相回路的反馈路径的第一信号和来自第二数字锁相回路的反馈路径的第二信号，产生第一时钟信号和第二时钟信号之间的相对相位差的指示。频率合成系统还可包括相位调节电路，被构造为基于与第一数字锁相回路相关的第一累加器的输出和与第二数字锁相回路相关的第二累加器的输出，产生第一时钟信号和第二时钟信号之间的相对相位差的指示。第一累加器和第二累加器可被构造为在不同时间复位。第一数字锁相回路可被构造为接收第二相位调节信号并调节所述第一时钟信号的相位。第一时钟信号和第二时钟信号可具有彼此在1°以内的相位。本公开的另一方面是锁相回路，包括数控振荡器和时数转换器。数控振荡器被构造为产生时钟信号。锁相回路被构造为从时数转换器的输出到数控振荡器的输入在信号路径中接收相位调节信号。此外，所述时钟信号的相位基于所述相位调节信号。锁相回路还可包括从时数转换器的输出到数控振荡器的输入在信号路径中耦合的数字回路滤波器。数字回路滤波器可被构造为接收基于锁相回路的相位检测器的输出的信号和相位调节信号。锁相回路还可包括相位检测器、加和器和数字回路滤波器。加和器可被构造为接收相位检测器的输出和相位调节信号。数字回路滤波器可被构造为接收加和器的输出。锁相回路还可包括加和器和相位检测器。加和器可被构造为接收频率指令字和相位调节信号。相位检测器可被构造为接收加和器的输出。锁相回路可具有相位，该相位可在360°范围内调节。此外，相位调节信号可以是数字字。本公开的另一方面是一种同步数字锁相回路提供的时钟信号的方法，包括检测第一数字锁相回路提供的第一时钟信号和第二数字锁相回路提供的第二时钟信号之间的相对相位差，和响应于检测相对相位差，调节所述第一时钟信号的相位。调节第一时钟信号的相位以使相对相位差减小。第一时钟信号和第二时钟信号具有基本上相同的频率。调节第一时钟信号的相位可包括将相位调节信号施加于第一数字锁相回路中的时数转换器的输出和数控振荡器的输入之间的信号路径。检测相对相位差可包括将与第一数字锁相回路相关的第一累加器的输出和与第二数字锁相回路相关的第二累加器的输出进行比较。第一累加器和第二累加器可被构造为在不同时间复位。该方法还可包括响应于所述检测来调节所述第二时钟信号的相位。此外，该方法还可包括基于所述第一时钟信号和所述第二时钟信号产生输出时钟信号。为了概括本公开，本文已经描述了创新的某些方面、优点和新颖特征。应当理解，根据任何特定实施例，不一定都可以实现所有这些优点。因此，可以以实现或优化本文教导的一个优点或优点组的方式来体现或实施创新，而不一定实现本文可教导或建议的其他优点。附图说明提供这些附图和相关描述以说明具体实施例，而不是限制性的。图1A是根据实施方案具有相位偏移控制的数字锁相回路(DPLL)的示意性框图。图1B是根据另一实施方案具有相位偏移控制的DPLL的示意性框图。图2根据实施方案比较DPLL中具有和不具有偏移的数控振荡器的输出的波形。图3是根据实施方案显示描述DPLL输出相位的可编程性的仿真图。图4是根据另一实施方案具有相位偏移控制的DPLL的示意性框图。图5是根据实施方案组合第一DPLL和第二DPLL的输出时钟的频率合成系统份示意性框图。图6是根据实施方案频率合成系统的示意性框图。图7是描述图6的频率合成系统中的波形信号的图，其可用于确定不同DPLL的输出时钟信号之间的相对相位差。图8示出图6的系统中的相位同步的模拟波形。图9是根据另一实施方案频率合成系统的示意性框图。图10是描述图9的频率合成系统中的波形信号的图，其可用于确定DPLL的输出时钟信号之间的相对相位差。图11示出图9的系统中的相位同步的模拟波形。具体实施方式以下对某些实施例的详细描述给出了具体实施例的各种描述。然而，本文描述的创新可以以多种不同的方式来实现，例如，如权利要求所限定和覆盖的。在本说明书中，参考附图，其中相同的附图标记可以表示相同或功能相似的元件。应当理解，附图中所示的元件不一定按比例绘制。此外，应当理解，某些实施例可以包括比图中所示出的更多的元件和/或图中所示元件的子集。此外，一些实施例可以包括来自两个或更多个附图的特征的任何合适的组合。当在分数N锁相回路(PLL)中实现锁定时，参考时钟信号可以与PLL振荡器的分频输出同步。因此，振荡器可以通过称为分频比N的比例因子来提供大于参考时钟信号的频率的频率。在分数NPLL中，可以使用Σ-Δ调制器或累加器来周期性地改变分频比，使得N取平均非积分值。一个锁相回路被锁定后，输出时钟信号的相位可以不为零。虽然在锁定的PLL中，输出时钟和输入参考时钟信号获得相同的频率，当输出时钟滞后或引导输入参考时钟信号时，可能会有相位差。控制阶段可以是减少时钟系统和/或射频系统干扰的重要方面。因此，期望控制提供给锁相回路的输出时钟和输入参考时钟信号之间的相位。数字锁相回路(DPLL)可以成为用于频率合成的传统模拟电荷泵锁相回路(CP-PLL)的有吸引力的替代品，例如在高级互补金属氧化物半导体(CMOS)技术中。虽然CP-PLL仍然被广泛使用，DPLL提供了更容易在数字领域实现的优势。这些优点可以包括提高性能和/或速度。DPLL可以实现与CP-PLL相比尺寸和/或成本的降低。本文档来自技高网...

【技术保护点】
频率合成系统，包括：第一数字锁相回路，被构造为提供第一时钟信号；和第二数字锁相回路，被构造为提供具有与所述第一时钟信号基本相同的频率的第二时钟信号，接收相位调节信号，并且基于相位调节信号来调节所述第二时钟信号的相位，以使所述第一时钟信号和所述第二时钟信号之间的相对相位差减小。

【技术特征摘要】
2016.10.03 US 15/284,1951.频率合成系统，包括：第一数字锁相回路，被构造为提供第一时钟信号；和第二数字锁相回路，被构造为提供具有与所述第一时钟信号基本相同的频率的第二时钟信号，接收相位调节信号，并且基于相位调节信号来调节所述第二时钟信号的相位，以使所述第一时钟信号和所述第二时钟信号之间的相对相位差减小。2.权利要求1所述的频率合成系统，还包括组合电路，被构造为基于所述第一时钟信号和所述第二时钟信号产生输出时钟信号。3.权利要求1所述的频率合成系统，其中所述第二数字锁相回路包括数控振荡器和时数转换器，其中所述相位调节信号从所述时数转换器的输出到所述数控振荡器的输入施加在信号路径中。4.权利要求1所述的频率合成系统，其中所述第二数字锁相回路包括数字回路滤波器，被构造为接收基于第二数字锁相回路的相位检测器的输出的信号和所述相位调节信号。5.权利要求1所述的频率合成系统，还包括相位调节电路，被构造为基于所述第一时钟信号和所述第二时钟信号之间的相对相差的指示产生相位调节信号。6.权利要求1所述的频率合成系统，还包括相位调节电路，被构造为基于来自第一数字锁相回路的反馈路径的第一信号和来自第二数字锁相回路的反馈路径的第二信号，产生第一时钟信号和第二时钟信号之间的相对相位差的指示。7.权利要求1所述的频率合成系统，还包括相位调节电路，被构造为基于与第一数字锁相回路相关的第一累加器的输出和与第二数字锁相回路相关的第二累加器的输出，产生第一时钟信号和第二时钟信号之间的相对相位差的指示，所述第一累加器和所述第二累加器被构造为在不同时间复位。8.权利要求1所述的频率合成系统，其中所述第一数字锁相回路被构造为接收第二相位调节信号并调节所述第一时钟信号的相位。9.权利要求1所述的频率合成系统，其中所述第一时钟信号和所述第二时钟信号具有彼此在1...

【专利技术属性】
技术研发人员：V·K·西拉拉，D·M·道尔顿，
申请(专利权)人：亚德诺半导体集团，
类型：发明
国别省市：百慕大群岛,BM