半导体器件和半导体封装件制造技术

本发明专利技术提供一种半导体器件，该半导体器件包括：增强型第一p沟道型MISFET；增强型第二p沟道型MISFET；与所述第一p沟道型MISFET和所述第二p沟道型MISFET的漏极公共地电连接的漏极导体；与所述第一p沟道型MISFET的源极电连接的第一源极导体；与所述第二p沟道型MISFET的源极电连接的第二源极导体；和与所述第一p沟道型MISFET和所述第二p沟道型MISFET的栅极公共地电连接的栅极导体。由此能够提供常导通型的可实现元件的小型化的半导体器件。

【技术实现步骤摘要】
半导体器件和半导体封装件本申请与2016年9月30日向日本特许厅提交的日本专利申请特愿2016-194316号、2016年9月30日向日本特许厅提交的日本专利申请特愿2016-194317号和2017年8月22日向日本特许厅提交的日本专利申请特愿2017-159596号对应，在此援引这些申请的全部公开内容。
本专利技术涉及半导体器件和半导体封装件。
技术介绍
在现有技术中，作为常导通(normallyon)型半导体元件，已知有JFET(JunctiongateFieldEffectTransistor：结栅场效应晶体管)。例如，专利文献1(日本特开2011-166673号公报)公开了以与MOSFET组合的方式使用的SiC-JFET。另外，专利文献2(日本特开2014-123665号公报)公开了一种半导体封装件，该半导体封装件包括半导体芯片、搭载半导体芯片的台、栅极引线、源极引线、漏极引线、接合线和密封树脂。常导通型的JFET，利用因施加电压而在半导体层内扩展的耗尽层来切断半导体层中流动的电流。通过适当地设计耗尽层的扩展宽度，能够确保可靠地切断电流。因此，在JFET中，必须优先考虑耗尽层的扩展宽度，降低半导体层的杂质浓度(沟道浓度)，这样的结果是导致每单位长度的电阻比较高。另外，作为常导通型的半导体元件，还存在耗尽型MOSFET，但是同样由于优先考虑耗尽层的扩展宽度这样的理由，妨碍了半导体层的电阻的降低。考虑到这样的背景，在JFET和耗尽型MOSFET中，为了降低导通电阻而需要大幅确保电流路径。因此，难以将元件小型化后使用。
技术实现思路
本专利技术的目的是提供一种常导通型的能够实现元件的小型化的半导体器件和半导体封装件。另外，虽然如专利文献2那样地在现有技术中提案有各种各样的半导体封装件，但是今后伴随便携式终端的需要，要求更小型化的晶体管。本专利技术的另一目的是提供与现有技术相比特别小型化的半导体器件。本专利技术的一个实施方式的半导体器件包括：增强型的第一p沟道型MISFET；增强型的第二p沟道型MISFET；与上述第一p沟道型MISFET和上述第二p沟道型MISFET的漏极公共地电连接的漏极导体；与上述第一p沟道型MISFET的源极电连接的第一源极导体；与上述第二p沟道型MISFET的源极电连接的第二源极导体；和与上述第一p沟道型MISFET和上述第二p沟道型MISFET的栅极公共地电连接的栅极导体。在该半导体器件中，当在没有对栅极导体G施加电压的状态下对第一源极导体S1与第二源极导体S2之间(S1-S2间)施加电压时，第一p沟道型MISFET和第二p沟道型MISFET经由各自的寄生二极管(内部二极管)导通。由此，能够在S1-S2间流动电流。另一方面，当向栅极导体G施加正电压时，栅极导体G与第一源极导体S1之间的电位差VGS1接近0，最终将第一源极导体S1与第二源极导体S2之间的电流截止。这样，当不向栅极导体G施加电压时，S1-S2间导通，另一方面，当向栅极导体G施加电压时，S1-S2间成为截止状态。即，实现常导通动作。进一步，在该半导体器件中，在使电流导通/截止的第一p沟道型MISFET和第二p沟道型MISFET中，与JFET和耗尽型MISFET不同，在使电流导通/截止时不使用耗尽层的扩展。因此，可以无需在考虑耗尽层的情况下设计半导体层的杂质浓度，因此即使小型化，也能够维持低的电阻值。本专利技术的一个实施方式的半导体器件也可以构成为，包括半导体层，该半导体层具有与上述第一p沟道型MISFET和上述第二p沟道型MISFET共用的p型漏极区域，上述第一p沟道型MISFET包括：形成在上述半导体层的正面部的第一n型基体区域；形成在上述第一n型基体区域的正面部的第一p型源极区域；和与上述第一n型基体区域相对的第一栅极电极，上述第二p沟道型MISFET包括：形成在上述半导体层的正面部的第二n型基体区域；形成在上述第二n型基体区域的正面部的第二p型源极区域；和与上述第二n型基体区域相对的第二栅极电极，上述漏极导体形成在上述半导体层的背面，包括与上述p型漏极区域连接的漏极电极，上述第一源极导体包括与上述第一p型源极区域连接的第一源极电极，上述第二源极导体与上述第一源极电极分开配置，包括与上述第二p型源极区域连接的第二源极电极，上述栅极导体包括在上述半导体层中与上述第一栅极电极和上述第二栅极电极公共地连接的栅极配线。通过采用该结构，因为能够将第一p沟道型MISFET和第二p沟道型MISFET集成在1个芯片上，所以能够提供更小型的半导体器件。本专利技术的一个实施方式的半导体器件也可以构成为，上述半导体层包括：上述第一p沟道型MISFET用的第一有源区域；和与上述第一有源区域相邻配置的上述第二p沟道型MISFET用的第二有源区域，上述栅极配线设置在上述第一有源区域与上述第二有源区域之间的区域。本专利技术的一个实施方式的半导体器件也可以构成为，包括：形成在上述第一有源区域的正下方的第一栅极沟槽；形成在上述第二有源区域的正下方的第二栅极沟槽；和形成在上述第一栅极沟槽与上述第二栅极沟槽之间，将上述第一栅极沟槽与上述第二栅极沟槽公共地连接的第三栅极沟槽，上述第一栅极电极包括埋入于上述第一栅极沟槽中的电极，上述第二栅极电极包括埋入于上述第二栅极沟槽中的电极，上述栅极配线包括埋入在上述第三栅极沟槽中的电极。本专利技术的一个实施方式的半导体器件也可以构成为，包括：形成在上述第一有源区域的正下方的第一栅极沟槽；和形成在上述第二有源区域的正下方的第二栅极沟槽，上述第一栅极电极包括埋入到上述第一栅极沟槽中的电极，上述第二栅极电极包括埋入到上述第二栅极沟槽中的电极，上述栅极配线包括电极，该电极形成在上述半导体层上的区域，沿着上述半导体层的正面跨上述第一栅极电极和上述第二栅极电极，从上述第一栅极电极和上述第二栅极电极的上侧分别与上述第一栅极电极和上述第二栅极电极连接。本专利技术的一个实施方式的半导体器件也可以构成为，上述第一有源区域与上述第二有源区域之间的区域中的比上述半导体层的正面部靠上述半导体层的背面侧的区域，是上述共用的p型漏极区域。本专利技术的一个实施方式的半导体器件也可以构成为，上述栅极配线包括：一个栅极焊盘；和与上述栅极焊盘连接的包围上述第一有源区域和上述第二有源区域的栅极支线，上述第一源极电极和上述第二源极电极配置在由上述栅极支线彼此分开的区域内。本专利技术的一个实施方式的半导体器件也可以构成为，包括：由上述第一p沟道型MISFET的多个第一单元构成的直线状的第一单元串；和由上述第二p沟道型MISFET的多个第二单元构成的直线状的第二单元串，上述第一单元串和上述第二单元串相互隔开间隔地交替配置，上述第一源极电极在上述第一单元串和上述第二单元串的一端侧具有基端部，且形成为在各上述第一单元上具有齿部的梳齿状，上述第二源极电极在上述第一单元串和上述第二单元串的另一端侧具有基端部，且形成为在各上述第二单元上具有齿部且与上述梳齿状的上述第一源极电极隔开间隔地啮合的梳齿状。本专利技术的一个实施方式的半导体器件也可以构成为，上述第一p沟道型MISFET的多个第一单元和上述第二p沟道型MISFET的多个第二单元整体排列成矩阵状，上述多个第一单元和上述多个第二单元在行方向和列方向的本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：增强型的第一p沟道型MISFET；增强型的第二p沟道型MISFET；与所述第一p沟道型MISFET和所述第二p沟道型MISFET的漏极公共地电连接的漏极导体；与所述第一p沟道型MISFET的源极电连接的第一源极导体；与所述第二p沟道型MISFET的源极电连接的第二源极导体；和与所述第一p沟道型MISFET和所述第二p沟道型MISFET的栅极公共地电连接的栅极导体。

【技术特征摘要】
2016.09.30 JP 2016-194316;2016.09.30 JP 2016-194311.一种半导体器件，其特征在于，包括：增强型的第一p沟道型MISFET；增强型的第二p沟道型MISFET；与所述第一p沟道型MISFET和所述第二p沟道型MISFET的漏极公共地电连接的漏极导体；与所述第一p沟道型MISFET的源极电连接的第一源极导体；与所述第二p沟道型MISFET的源极电连接的第二源极导体；和与所述第一p沟道型MISFET和所述第二p沟道型MISFET的栅极公共地电连接的栅极导体。2.如权利要求1所述的半导体器件，其特征在于：包括半导体层，该半导体层具有与所述第一p沟道型MISFET和所述第二p沟道型MISFET共用的p型漏极区域，所述第一p沟道型MISFET包括：形成在所述半导体层的正面部的第一n型基体区域；形成在所述第一n型基体区域的正面部的第一p型源极区域；和与所述第一n型基体区域相对的第一栅极电极，所述第二p沟道型MISFET包括：形成在所述半导体层的正面部的第二n型基体区域；形成在所述第二n型基体区域的正面部的第二p型源极区域；和与所述第二n型基体区域相对的第二栅极电极，所述漏极导体形成在所述半导体层的背面，包括与所述p型漏极区域连接的漏极电极，所述第一源极导体包括与所述第一p型源极区域连接的第一源极电极，所述第二源极导体与所述第一源极电极分开配置，包括与所述第二p型源极区域连接的第二源极电极，所述栅极导体包括在所述半导体层中与所述第一栅极电极和所述第二栅极电极公共地连接的栅极配线。3.如权利要求2所述的半导体器件，其特征在于：所述半导体层包括：所述第一p沟道型MISFET用的第一有源区域；和与所述第一有源区域相邻配置的所述第二p沟道型MISFET用的第二有源区域，所述栅极配线设置在所述第一有源区域与所述第二有源区域之间的区域。4.如权利要求3所述的半导体器件，其特征在于，包括：形成在所述第一有源区域的正下方的第一栅极沟槽；形成在所述第二有源区域的正下方的第二栅极沟槽；和形成在所述第一栅极沟槽与所述第二栅极沟槽之间，将所述第一栅极沟槽与所述第二栅极沟槽公共地连接的第三栅极沟槽，所述第一栅极电极包括埋入于所述第一栅极沟槽中的电极，所述第二栅极电极包括埋入于所述第二栅极沟槽中的电极，所述栅极配线包括埋入在所述第三栅极沟槽中的电极。5.如权利要求3所述的半导体器件，其特征在于，包括：形成在所述第一有源区域的正下方的第一栅极沟槽；和形成在所述第二有源区域的正下方的第二栅极沟槽，所述第一栅极电极包括埋入到所述第一栅极沟槽中的电极，所述第二栅极电极包括埋入到所述第二栅极沟槽中的电极，所述栅极配线包括电极，该电极形成在所述半导体层上的区域，沿着所述半导体层的正面跨所述第一栅极电极和所述第二栅极电极，从所述第一栅极电极和所述第二栅极电极的上侧分别与所述第一栅极电极和所述第二栅极电极连接。6.如权利要求3所述的半导体器件，其特征在于：所述第一有源区域与所述第二有源区域之间的区域中的比所述半导体层的正面部靠所述半导体层的背面侧的区域，是所述共用的p型漏极区域。7.如权利要求3所述的半导体器件，其特征在于：所述栅极配线包括：一个栅极焊盘；和与所述栅极焊盘连接的包围所述第一有源区域和所述第二有源区域的栅极支线，所述第一源极电极和所述第二源极电极配置在由所述栅极支线彼此分开的区域内。8.如权利要求2所述的半导体器件，其特征在于，包括：由所述第一p沟道型MISFET的多个第一单元构成的直线状的第一单元串；和由所述第二p沟道型MISFET的多个第二单元构成的直线状的第二单元串，所述第一单元串和所述第二单元串相互隔开间隔地交替配置，所述第一源极电极在所述第一单元串和所述第二单元串的一端侧具有基端部，且形成为在各所述第一单元上具有齿部的梳齿状，所述第二源极电极在所述第一单元串和所述第二单元串的另一端侧具有基端部，且形成为在各所述第二单元上具有齿部且与所述梳齿状的所述第一源极电极隔开间隔地啮合的梳齿状。9.如权利要求2所述的半导体器件，其特征在于：所述第一p沟道型MISFET的多个第一单元和所述第二p沟道型MISFET的多个第二单元整体排列成矩阵状，所述多个第一单元和所述多个第二单元在行方向和列方向的各方向上交替配置。10.一种半导体封装件，其特征在于，包括：权利要求1所述的半导体器件；和将所述半导体器...

【专利技术属性】
技术研发人员：那须贤太郎，西田健志，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：日本,JP