包括MOS晶体管的集成电路及其制造方法技术

本申请涉及包括MOS晶体管的集成电路及其制造方法。一种包括FDSOI型MOS晶体管的集成电路包括形成在位于绝缘层上的半导体层的内部和顶部上的至少一个第一类型的逻辑MOS晶体管、至少一个第二类型的逻辑MOS晶体管以及至少一个该第一类型的模拟MOS晶体管，其中，这些逻辑晶体管的栅叠层依次包括栅极绝缘体层、第一氮化钛层、镧层和第二氮化钛层；并且该模拟晶体管的栅叠层包括除了该第一氮化钛层以外与这些逻辑晶体管的该栅叠层相同的层。一种制造这种器件的方法。

Integrated circuits including MOS transistors and their manufacturing methods

The present application relates to an integrated circuit including a MOS transistor and a manufacturing method. An integrated circuit includes a FDSOI type MOS transistor includes forming at least one of the first type logic MOS transistor, located in the insulating layer on the semiconductor layer inside and on top of the MOS transistor logic at least one of the second type and at least one of the first type of simulation MOS transistor, the transistor, the logical gate stack includes a gate insulator layer, the first layer of titanium nitride, titanium nitride lanthanum layer and the second layer; and the simulation of the transistor gate stack including the first titanium nitride layer and the logic transistor outside the gate stack the same layer. A method of making such a device.

【技术实现步骤摘要】
包括MOS晶体管的集成电路及其制造方法相关申请的交叉引用本申请要求于2016年9月27日提交的第16/59090号法国专利申请的优先权，其内容在法律允许的最大程度上通过整体引用合并于此。
本公开涉及一种包括MOS晶体管的集成电路并且涉及一种制造这种集成电路的方法。在此更具体地考虑MOS晶体管是FDSOI(“绝缘体上完全耗尽型半导体”)类型的情况。这种晶体管形成在位于绝缘体上的半导体层中，并且具有小于20nm或甚至小于10nm的厚度。
技术介绍
在集成电路中，术语“逻辑MOS晶体管”用于表示用来实现逻辑功能的晶体管，并且术语“模拟MOS晶体管”用于表示用来实现模拟功能的晶体管。逻辑晶体管旨在处理数字信号，或者具有与两个二进制值‘1’和‘0’相对应的高电平和低电平的逻辑信号。这种逻辑晶体管被形成，以便快速切换并消耗少量电力。逻辑N沟道MOS晶体管NMOSL的阈值电压以及逻辑P沟道MOS晶体管PMOSL的阈值电压通常通过为NMOSL晶体管提供不同于PMOSL晶体管的栅叠层来进行优化。这意味着使用许多层掩模、沉积和蚀刻步骤来形成这些不同的栅叠层。模拟晶体管旨在处理(例如放大)模拟信号。期望模拟信号不被模拟晶体管造成变形，并且因此期望模拟晶体管的阈值电压尽可能地低。由于N沟道MOS晶体管的性能优于P沟道MOS晶体管的性能，所以在大多数情况下仅利用模拟N沟道MOS晶体管NMOSA来实现集成电路的模拟功能。还可以采用与逻辑晶体管NMOSL相同的方式形成这种模拟晶体管NMOSA，这造成了各种问题，尤其使NMOSA晶体管的阈值电压降低至尽可能低的值。
技术实现思路
实施例提供了至少部分地克服了现有集成电路的一些缺点的一种包括MOS晶体管的集成电路及其制造方法。实施例提供了一种包括FDSOI型MOS晶体管的集成电路，所述FDSOI型MOS晶体管包括形成在位于绝缘层上的半导体层的内部和顶部上的至少一个第一类型的逻辑MOS晶体管、至少一个第二类型的逻辑MOS晶体管以及至少一个第一类型的模拟MOS晶体管，其中，这些逻辑晶体管的栅叠层依次包括栅极绝缘体层、第一氮化钛层、镧层和第二氮化钛层；并且该模拟晶体管的栅叠层包括除了该第一氮化钛层以外与这些逻辑晶体管的栅叠层相同的层。根据实施例，该栅极绝缘体层包括由介电常数大于15的绝缘材料制成的高介电常数层。根据实施例，所述绝缘材料选自包括氧化铪、氮氧化铪和氧化锆的组。根据实施例，所述半导体层的厚度在从5nm至20nm、优选地从6nm至13nm的范围内。根据实施例，所述晶体管的栅极长度小于30nm。根据实施例，所述镧层的厚度在从0.2nm至1nm、优选地从0.35nm至0.45nm的范围内。根据实施例，所述第一氮化钛层的厚度在从1nm至5nm、优选地从2nm至3nm的范围内。另一个实施例提供了一种制造集成电路的方法，该集成电路包括具有完全相同栅叠层的第一类型和第二类型逻辑MOS晶体管、以及至少一个该第一类型的模拟MOS晶体管，为了形成这些晶体管的栅叠层，所述方法包括以下连续步骤：a)提供位于绝缘层上的半导体层；b)形成栅极绝缘体层；c)形成第一氮化钛层；d)通过蚀刻将该第一氮化钛层从该模拟MOS晶体管的位置处移除；e)形成镧层；以及f)形成第二氮化钛层。根据实施例，步骤b)包括在该半导体层上形成绝缘界面层，接着形成由介电常数大于15的材料制成的高介电常数层。根据实施例，该界面层的厚度小于2nm；该高介电常数层的厚度小于2nm；该第一氮化钛层的厚度在从1nm至5nm、优选地从2nm至3nm的范围内；该镧层的厚度在从0.2nm至1nm、优选地从0.35nm至0.45nm的范围内；并且该第二氮化钛层的厚度在从1nm至5nm、优选地从3.5nm至4.5nm的范围内。前述和其他特征和优势将结合附图在特定实施例的以下非限制性描述中详细讨论。附图说明图1展示了包括MOS晶体管的集成电路的实施例；并且图2A至2D展示了制造图1中类型的集成电路的方法的实施例的连续步骤。具体实施方式相同部件在各个附图中以相同的参考标号标示，并且各个附图并不按比例绘制。为清楚起见，仅示出并详述对于理解所描述的实施例有用的那些步骤和元件。在以下描述中，术语“后”、“左”、“右”、“上”、“下”等是指相应附图中所考虑的元件的方向。除非另作说明，表述“……的数量级”意味着在10％以内，优选地在5％以内。图1是简化的横截面图，示意性地展示了包括FDSOI型MOS晶体管的集成电路的实施例。这种集成电路包括至少一个逻辑N沟道MOS晶体管NMOSL、至少一个逻辑P沟道OS晶体管PMOSL以及至少一个模拟N沟道晶体管NMOSA。在图1中的右边、中间以及左边分别示出了NMOSL晶体管、PMOSL晶体管和NMOSA晶体管中的每一种的单个晶体管。NMOSL晶体管、PMOSL晶体管和NMOSA晶体管形成在位于绝缘体3上的半导体层1的内部和顶部上，绝缘体自身位于衬底5上。延伸穿过半导体层1的整个厚度的绝缘墙7界定每个NMOSL晶体管、PMOSL晶体管、NMOSA晶体管，并且将它们与形成在半导体层1中的其他部件电绝缘开。逻辑晶体管NMOSL和PMOSL具有完全相同的栅叠层9。每个栅叠层9包括在半导体层1上的栅极绝缘体，该栅极绝缘体包括涂覆有由高介电常数材料制成的绝缘层13的绝缘界面层11。栅极绝缘体11和13涂覆有导电栅极电极，该导电栅极电极依次包括来自层13的氮化钛层15、镧层17、氮化钛层19以及例如由掺杂的多晶硅制成的上层21。层11、13、15、17、19和21位于彼此之上并且两两接触。模拟晶体管NMOSA具有栅叠层23，该栅叠层包括除下部氮化钛层15以外与逻辑晶体管的栅叠层9相同的层。因此，在模拟晶体管NMOSA中，镧层17直接位于绝缘层13上，不像其中镧层17通过氮化钛层15与绝缘层13分离的逻辑晶体管NMOSL和PMOSL。在这个实施例中，每个栅叠层9、23以间隔物25为边界并且位于半导体层1的未掺杂部分27上。部分27在相应的源极与漏极区域29之间延伸，所述源级和漏级区域形成在半导体层1中并且在NMOSA晶体管和NMOSL晶体管中进行N型掺杂或者在PMOSL晶体管中进行P型掺杂。更具体地，每个区域29包括布置在相应间隔物25下方的部分29A以及比部分29A更重掺杂并且安排为超出栅叠层和间隔物的部分29B。部分29A目前称作漏极延伸部或LDD(轻掺杂漏极)。根据优点，镧层17直接存在于模拟晶体管NMOSA的栅极绝缘体11和13上有助于将这些晶体管的阈值电压降低至非常低的值，例如，小于100mV。根据另一个优点，虽然PMOSL和NMOSL晶体管的栅叠层是完全相同的，但在此所选择的用于形成栅叠层9的那些层为NMOSL晶体管并且为PMOSL晶体管提供了优化的阈值电压，例如，小于500mV的阈值电压。这一优点尤其是由于插在镧层17与绝缘层13之间的下部氮化钛层15的存在，层15的厚度通过仿真软件(比如，商品名为或的商用软件)来确定。根据另一个优点，PMOSL晶体的栅叠层9不包括通常用于优化PMOSL晶体管的阈值电压的铝层。当与包括这种铝层的栅叠层的情况相比时，这使得制造这种栅叠层的必要步骤的数量减小。另外，NMOSL晶体管、PMOSL晶体本文档来自技高网...

【技术保护点】
一种包括FDSOI型MOS晶体管的集成电路，所述MOS晶体管包括形成在位于绝缘层(3)上的半导体层(1)的内部和顶部上的至少一个第一类型(NMOSL)的逻辑MOS晶体管、至少一个第二类型(PMOSL)的逻辑MOS晶体管以及至少一个所述第一类型(NMOSA)的模拟MOS晶体管，其中：所述逻辑晶体管(NMOSL，PMOSL)的栅叠层(9)依次包括栅极绝缘体层(11，13)、第一氮化钛层(15)、镧层(17)和第二氮化钛层(19)；并且所述模拟晶体管(NMOSA)的栅叠层(23)包括除了所述第一氮化钛层(15)以外与所述逻辑晶体管(NMOSL，PMOSL)的所述栅叠层(9)相同的层(11，13，17，19)。

【技术特征摘要】
2016.09.27 FR 16590901.一种包括FDSOI型MOS晶体管的集成电路，所述MOS晶体管包括形成在位于绝缘层(3)上的半导体层(1)的内部和顶部上的至少一个第一类型(NMOSL)的逻辑MOS晶体管、至少一个第二类型(PMOSL)的逻辑MOS晶体管以及至少一个所述第一类型(NMOSA)的模拟MOS晶体管，其中：所述逻辑晶体管(NMOSL，PMOSL)的栅叠层(9)依次包括栅极绝缘体层(11，13)、第一氮化钛层(15)、镧层(17)和第二氮化钛层(19)；并且所述模拟晶体管(NMOSA)的栅叠层(23)包括除了所述第一氮化钛层(15)以外与所述逻辑晶体管(NMOSL，PMOSL)的所述栅叠层(9)相同的层(11，13，17，19)。2.如权利要求1所述的集成电路，其中，所述栅极绝缘体层(11，13)包括由介电常数大于15的绝缘材料制成的高介电常数层(13)。3.如权利要求2所述的集成电路，其中，所述绝缘材料选自包括氧化铪、氮氧化铪和氧化锆的组。4.如权利要求1所述的方法，其中，所述半导体层(1)的厚度在从5nm至20nm、优选地从6nm至13nm的范围内。5.如权利要求1所述的集成电路，其中，所述晶体管(NMOSL，PMOSL，NMOSA)的栅极长度小于30nm。6.如权利要求1所述的集成电路，其中，所述镧层(17)的厚度在从0.2nm至...

【专利技术属性】
技术研发人员：G·C·里贝斯，B·杜蒙特，F·亚瑙德，
申请(专利权)人：意法半导体克洛尔二公司，
类型：发明
国别省市：法国,FR