全数字锁相回路中的相位‑数字转换器制造技术

本发明专利技术涉及全数字锁相回路中的相位‑数字转换器。所述相位‑数字转换器包括驱动时间‑数字转换器的相位‑频率转换器。所述时间‑数字转换器确定由所述相位‑频率转换器所输出的相位差的量值和正负号。所述时间‑数字转换器利用分接式延迟线和循环反馈计数器以致使能够测量回路追踪过程所典型的小计时差和回路获取过程所典型的大计时差。所述分接式延迟线准许对参考周期的分数的测量且通过减少对参考时钟的速度的要求而致使所述相位‑数字转换器能够以较低功率操作。

【技术实现步骤摘要】
全数字锁相回路中的相位-数字转换器分案申请的相关信息本案是分案申请。该分案的母案是申请日为2009年4月14日、申请号为200980113268.3、专利技术名称为“全数字锁相回路中的相位-数字转换器”的专利技术专利申请案。
本专利技术涉及电子电路的领域。更特定来说，本专利技术涉及振荡器和锁相回路(PLL)的领域。
技术介绍
相位和频率控制振荡器用于多种电子应用中以提供稳定受控的频率参考。数字装置可使用频率控制振荡器作为用于计时的时钟源，例如作为用于数字微处理器电路的时钟。模拟装置可包括锁相振荡器作为本机振荡器，其用于对射频(RF)信号进行频率转换。相位和频率控制振荡器可为固定频率振荡器或可为使用可编程频率合成器实施的可调谐振荡器。用于数字装置的频率控制振荡器可以数字方式实施，而用于模拟装置的锁相振荡器可专门使用模拟建置块实施。然而，随着数字电路的操作速度增大，使用数字建置块实施用于传统模拟应用的锁相振荡器的至少若干部分变得更可行。数字电路的操作速度的改进中的一些可归因于用于制造数字电路的工艺的改进。缩小用于数字集成电路设计中的下伏晶体管的大小的工艺的改进与操作速度的改进有关。CMOS电路可使用亚微米工艺实施，例如90nm、65nm、45nm或35nm工艺。用于CMOS电路中的电源电压已连续减小，这部分地归因于尺寸的减小且还部分地归因于减少由此类装置所消耗的总功率的要求。在高级CMOS工艺(例如65nm)中，电源电压通常减小到约1.1V。在此低电压下，例如运算放大器和电流反射镜等常规模拟建置块不会较好地工作且难以设计。因此，常规模拟PLL难以用此工艺设计。另外，模拟PLL通常需要大面积以实施滤波功能，而在65nm下，硅单位面积针对较大工艺比裸片面积更昂贵。数字过程的改进导致对实施例如PLL等传统模拟电路的能力的较大约束。另外，改进的数字过程使传统模拟实施方案更昂贵。需要利用数字域中的工艺改进，同时最小化对传统上使用模拟建置块实施的电路的不利效应。
技术实现思路
本文中描述一种相位-数字转换器、全数字锁相回路和具有全数字锁相回路的设备。所述相位-数字转换器包括驱动时间-数字转换器的相位-频率转换器。所述时间-数字转换器确定由所述相位-频率转换器所输出的相位差的量值和正负号。所述时间-数字转换器利用分接式延迟线和循环反馈计数器以致使能够测量回路追踪过程所典型的小计时差和回路获取过程所典型的大计时差。所述分接式延迟线准许对参考周期的分数的测量且通过减少对参考时钟的速度的要求而致使所述相位-数字转换器能够以较低功率操作。PDC可采用参考时钟(FREF)和分数N除法器输出(NDIV)作为输入，且可提供其相位差的数字表示作为输出。PDDC在每FREF边沿更新输出(其中除非有所规定，否则FREF边沿指代上升沿)，且在FREF边沿之后的输出对应于由相位-频率检测器所产生的UP-DOWN信号对(其中涉及先前FREF边沿)。如果UP-DOWN对延伸越过一个以上FREF循环(其将在FREF首先出现(即，开始所述对)的情况下发生，且NDIV边沿不在下一FREF边沿之前出现)，那么相位差在FREF边沿处分解成子分割以使得无UP-DOWN对比TREF(1/FREF)长且每一子分割被视为单独UP-DOWN对。PDC可提供作为计数器的输出和来自分接式延迟线的数字输出。当计数器输出(二进制编码C<0:4>)非零时，延迟线输出(温度计编码(thermometercoded)D<0:47>)可被忽略，因为这是大相位差(>～1.5ns)的状况，其是锁相回路的获取周期所典型的且其中减小的准确性为可接受的。本专利技术的方面包括一种相位-数字转换方法。所述方法包括：基于参考时钟和振荡器信号中的一者的较早到达边沿起始第一脉冲；经由延迟线耦合第一脉冲；基于参考时钟和振荡器信号中的一者的较迟到达边沿确定转换终止信号；以及基于第一脉冲的经由延迟线的转变确定在参考时钟与振荡器信号之间的相位差的数字值。本专利技术的方面包括一种相位-数字转换方法。所述方法包括：基于振荡器信号的转变和参考时钟的转变产生至少一个相位-频率检测信号；基于所述至少一个相位-频率转换信号产生信号脉冲；以及基于信号脉冲的经由延迟线的转变产生相位差的数字值。本专利技术的方面包括一种相位-数字转换方法。所述方法包括：接收振荡器信号；接收参考时钟；基于振荡器信号的转变和参考时钟的转变产生包括UP信号和DOWN信号的至少一个相位-频率检测信号；基于UP信号和DOWN信号产生读取信号；基于UP信号产生第一信号脉冲；基于DOWN信号产生第二脉冲信号；将第一信号脉冲耦合到第一延迟线；将第二脉冲信号耦合到第二延迟线；基于UP信号相对于DOWN信号的转变对第一信号脉冲或第二信号脉冲中的一者的经由其相应延迟线的全转变的数目进行计数；以及基于第一信号脉冲或第二信号脉冲中的一者的经由相应第一延迟线和第二延迟线的数目或部分转变中的至少一者确定相位差的数字值。本专利技术的方面包括一种相位-数字转换器，所述相位-数字转换器包括：路径选择多路复用器，其经配置以在第一输入处接收参考时钟信号并在第二输入处接收振荡器信号，且进一步经配置以基于控制输入信号输出参考时钟信号或振荡器信号中的一者；第一脉冲产生器，其具有耦合到路径选择多路复用器的输出的触发输入；回路多路复用器，其经配置以在第一输入处接收脉冲产生器输出并在第二输入处接收经延迟脉冲信号，且经配置以基于回路控制信号输出脉冲产生器输出或经延迟脉冲信号中的一者；延迟线，其耦合到回路多路复用器的输出且经配置以输出经延迟脉冲信号，且进一步经配置以基于转换终止信号的接收而指示分数脉冲转变；以及计数器，其经配置以对由延迟线所输出的脉冲的数目进行计数且经配置以基于转换终止信号的接收而输出所述数目。本专利技术的方面包括一种相位-数字转换器，所述相位-数字转换器包括：第一信号处理路径，其经配置以基于脉冲的经由延迟线的分数转变和脉冲的经由延迟线的若干全转变中的至少一者确定在振荡器信号与参考时钟之间的相位差的量值；以及正负号产生器，其经配置以接收振荡器信号和参考时钟且经配置以确定相位差的正负号。本专利技术的方面包括一种相位-数字转换器，所述相位-数字转换器包括：相位-频率检测器，其经配置以基于振荡器信号和参考时钟产生UP信号和DOWN信号；脉冲产生器，其耦合到相位-频率检测器且经配置以基于UP信号和DOWN信号中的一者产生脉冲信号；分接式延迟线，其耦合到脉冲产生器；计数器，其经配置以基于延迟线的输出而递增；寄存器，其耦合到分接式延迟线；以及读取控制产生器，其经配置以基于UP信号和DOWN信号产生读取信号，且经配置以将相位差的数字值锁存于寄存器或计数器中的至少一者中。本专利技术的方面包括一种相位-数字转换器，所述相位-数字转换器包括：用于基于振荡器信号的转变和参考时钟的转变产生包括UP信号和DOWN信号的相位-频率检测信号的装置；用于基于UP信号和DOWN信号产生转换开始信号和转换停止信号的装置；用于基于UP信号和DOWN信号中的一者产生脉冲的装置；耦合到所述用于产生脉冲的装置的用于延迟的装置；耦合到所述用于延迟的装置的输出的用于计数的装置；以及用于基于开始信本文档来自技高网...

【技术保护点】
一种相位‑数字转换器，其包含：路径选择多路复用器，其经配置以在第一输入处接收参考时钟信号并在第二输入处接收振荡器信号，且进一步经配置以基于控制输入信号输出所述参考时钟信号或振荡器信号中的一者；第一脉冲产生器，其具有耦合到所述路径选择多路复用器的输出的触发输入；回路多路复用器，其经配置以在第一输入处接收脉冲产生器输出并在第二输入处接收经延迟脉冲信号，且经配置以基于回路控制信号输出所述脉冲产生器输出或所述经延迟脉冲信号中的一者；延迟线，其耦合到所述回路多路复用器的输出且经配置以输出所述经延迟脉冲信号，且进一步经配置以基于转换终止信号的接收指示分数脉冲转变；以及计数器，其经配置以对由所述延迟线所输出的脉冲的数目进行计数且经配置以基于所述转换终止信号的接收而输出所述数目。

【技术特征摘要】
2008.04.14 US 12/102,7681.一种相位-数字转换器，其包含：路径选择多路复用器，其经配置以在第一输入处接收参考时钟信号并在第二输入处接收振荡器信号，且进一步经配置以基于控制输入信号输出所述参考时钟信号或振荡器信号中的一者；第一脉冲产生器，其具有耦合到所述路径选择多路复用器的输出的触发输入；回路多路复用器，其经配置以在第一输入处接收脉冲产生器输出并在第二输入处接收经延迟脉冲信号，且经配置以基于回路控制信号输出所述脉冲产生器输出或所述经延迟脉冲信号中的一者；延迟线，其耦合到所述回路多路复用器的输出且经配置以输出所述经延迟脉冲信号，且进一步经配置以基于转换终止信号的接收指示分数脉冲转变；以及计数器，其经配置以对由所述延迟线所输出的脉冲的数目进行计数且经配置以基于所述转换终止信号的接收而输出...

【专利技术属性】
技术研发人员：张刚，阿比舍克·贾如，韩怡平，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US