非易失性半导体存储装置制造方法及图纸

本发明专利技术提供一种非易失性半导体存储装置，包括：存储器阵列，包含存储垫(MAT‑0、MAT‑1)；页面缓冲器(170‑0)，保持从存储垫(MAT‑0)读出的数据；页面缓冲器(170‑1)，保持从存储垫(MAT‑1)读出的数据；ECC电路(140)，进行数据的错误检测与纠正；输出缓冲器(110)，输出数据；以及转发控制部，控制页面缓冲器(170‑0)、页面缓冲器(170‑1)、ECC电路(140)、输出缓冲器(110)间的数据转发。在存储垫(MAT‑0)受到选择时，转发控制部将由页面缓冲器(170‑0)所保持的数据转发至存储垫(MAT‑1)的页面缓冲器(170‑1)。

Nonvolatile semiconductor storage device

【技术实现步骤摘要】
非易失性半导体存储装置
本专利技术涉及一种非易失性半导体存储装置，尤其涉及一种搭载有芯片级(onchip)错误检测纠正(ErrorCheckingCorrection，ECC)功能的与非(NAND)型快闪存储器(flashmemory)的读出方法。
技术介绍
目前在存储器芯片上，是利用冗余方案在表观上修复制造工序中产生的存储元件的物理缺陷。而且，除了借助冗余存储器的物理修复以外，作为软错误对策，还有错误检测纠正电路。专利文献1的NAND型快闪存储器中，高速缓冲寄存器由两个部分构成，在从其中一个高速缓冲寄存器输出数据的同时，进行另一个高速缓冲寄存器的数据的错误纠正码运算，由此，从输出中去除错误纠正码运算的延迟，从而可实现高速读出。现有技术文献专利文献专利文献1：日本专利特开2013-235642号公报专利技术所要解决的问题图1是表示现有的搭载芯片级ECC功能的NAND型快闪存储器的概略结构的图。快闪存储器可根据来自外部的命令等来进行数据的读出、数据的编程、数据的擦除。而且，作为串行接口(serialinterface)功能，可响应外部的串行时钟(serialclock)信号SCK，而从输出垫60串行输出由输出缓冲器50所保持的数据。此时，连续读出存储胞元阵列10内的页面，并将读出的数据通过转发电路30、32而转发至输出缓冲器50。在进行页面的连续读出时，行地址是通过对地址计数器进行增量而生成。在图2表示进行页面的连续读出时的时间图。首先，进行页面0的读出，将页面0的数据保持于页面缓冲器20的锁存器L1的第1高速缓冲部分C0及第2高速缓冲部分C1(P0C0、P0C1)。接下来，将锁存器L1的第1高速缓冲部分C0的数据转发至锁存器L2的第1高速缓冲部分C0，进而并行地将第1高速缓冲部分C0的数据转发至ECC电路40。在ECC电路40中，进行ECC解码的运算，当检测到错误时，对锁存器L2的第1高速缓冲部分C0的数据进行纠正。接下来，将锁存器L2的第1高速缓冲部分C0的数据转发至输出缓冲器50，由输出缓冲器50所锁存的数据与外部的串行时钟SCK同步地从输出垫60串行输出。在此期间内，将锁存器L1的第2高速缓冲部分C1的数据转发至锁存器L2，并将转发至锁存器L2的第2高速缓冲部分C1的数据转发至ECC电路40，在其中进行ECC解码的运算，当检测到错误时，对第2高速缓冲部分C1的数据进行纠正。进而，在此期间内，无论锁存器L1的第2高速缓冲部分C1的数据是否被转发至锁存器L2，均进行存储器阵列的页面1的读出，并将页面1的数据转发至锁存器L1(P1C0、P1C1)。接下来，将锁存器L2的第2高速缓冲部分C1的数据转发至输出缓冲器50，由输出缓冲器50所锁存的数据与外部的串行时钟CSK同步地从输出垫60串行输出。在此期间内，将锁存器L1的第1高速缓冲部分C0的数据转发至锁存器L2，将转发至锁存器L2的第1高速缓冲部分C0的数据转发至ECC电路40，在其中进行ECC解码的运算，当检测到错误时，对第1高速缓冲部分C0的数据进行纠正。这样，使用两级锁存器L1、L2，在输出第1高速缓冲部分C0的数据的期间进行第2高速缓冲部分C1的ECC处理，在输出第2高速缓冲部分C1的数据的期间进行第1高速缓冲部分C0的ECC处理，由此实现页面连续读出的高速化。但是，在进行如上所述的高速读出的情况下，必须在页面缓冲器20中设置两级锁存器L1、L2，其结果，页面缓冲器20的面积变大，快闪存储器的小型化变得困难。
技术实现思路
本专利技术的目的在于解决此种有的问题，提供一种可实现小型化、高速化的搭载有芯片级ECC功能的非易失性半导体存储装置。解决问题的手段本专利技术的非易失性半导体存储装置包括：存储器阵列，至少包含第1存储平面(memoryplane)及第2存储平面；读出部件，能够从第1存储平面或第2存储平面读出数据；第1数据保持部件，能够保持从第1存储平面读出的数据；第2数据保持部件，能够保持从第2存储平面读出的数据；错误检测纠正部件，进行数据的错误检测与纠正；输出部件，输出数据；以及转发控制部件，在第1数据保持部件、第2数据保持部件、所述错误检测纠正部件及所述输出部件之间控制数据的转发，所述转发控制部件在第1存储平面受到选择时，将由第1数据保持部件所保持的数据转发至非选择的第2存储平面的第2数据保持部件。专利技术的效果根据本专利技术，当第1存储平面受到选择时，将由第1数据保持部件所保持的数据转发至非选择的第2存储平面的第2数据保持部件，因此能够同时利用非选择的第2存储平面的第2数据保持部件与第1数据保持部件，其结果，可通过两级数据保持部件实现高速读出。附图说明图1是表示现有的NAND型快闪存储器的概略结构的图；图2是对在现有的NAND型快闪存储器中进行连续页面读出时的动作进行说明的时间图；图3是表示本专利技术实施例的NAND型快闪存储器结构的图；图4是表示NAND串的结构的图；图5(A)、图5(B)是表示本实施例的NAND型快闪存储器的页面缓冲器及转发控制部的概略结构的图；图6是表示本专利技术实施例的页面连续读出时的时间图的图；图7是对本专利技术实施例的跨存储垫的连续读出时的动作进行说明的流程图；图8是表示本专利技术实施例的跨存储垫的连续读出时的时间图的图。附图标号说明：10：存储胞元阵列20：页面缓冲器30、32：转发电路40、140：ECC电路50：输出缓冲器60：输出垫100：快闪存储器110：输入/输出缓冲器120：地址寄存器130：控制部150：转发控制部152-0、152-1、154-0、154-1：读/写电路160：字线选择电路170-0、170-1：页面缓冲器/读出电路180-0、180-1：列选择电路C0：第1高速缓冲部分C1：第2高速缓冲部分GBL0、GBL1、GBLn-1、GBLn、：位线L1、L2：锁存器MAT-0、MAT-1：存储垫MC1～MC64：存储胞元NU：NAND串S100～S150：步骤SGD、SGS：选择栅极线SL：共用的源极线TD：位线侧选择晶体管TS：源极线侧选择晶体管具体实施方式以下，参照附图来详细说明本专利技术的实施方式。另外，应留意的是，附图中，为了便于理解说明而强调表示各部分，与实际设备的比例(scale)并不相同。[实施例]图3是表示本专利技术的实施例的NAND型快闪存储器的一结构例的框图。如该图3所示，快闪存储器100包括：存储胞元阵列10，包含形成有呈矩阵状排列的多个存储胞元的两个存储垫MAT-0、MAT-1；输入/输出缓冲器110，连接于外部输入/输出端子I/O；地址寄存器(addressregister)120，接受来自输入/输出缓冲器110的地址数据；控制部130，基于来自输入/输出缓冲器110的命令或外部控制信号(未图示的芯片使能(chipenable)CE、命令锁存使能(commandlatchenable)CLE、地址锁存使能(addresslatchenable)ALE、就绪/忙碌(ready/busy)RY/BY等)来控制读出、编程及擦除的动作；ECC电路140，进行要编程至存储垫MAT-0、MAT-1的数据或从其中读出的数据的错误检测与纠正；转发控制部150，基于控制部130的控制来控制数据的转发；字线(wo本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置，其特征在于,包括：存储器阵列，至少包含第1存储平面及第2存储平面；读出部件，能够从所述第1存储平面或所述第2存储平面读出数据；第1数据保持部件，能够保持从所述第1存储平面读出的数据；第2数据保持部件，能够保持从所述第2存储平面读出的数据；错误检测纠正部件，进行数据的错误检测与纠正；输出部件，输出数据；以及转发控制部件，在所述第1数据保持部件、所述第2数据保持部件、所述错误检测纠正部件及所述输出部件之间控制数据的转发，所述转发控制部件在所述第1存储平面受到选择时，将由所述第1数据保持部件所保持的数据转发至非选择的所述第2存储平面的所述第2数据保持部件。

【技术特征摘要】
2016.09.15 JP 2016-1800831.一种非易失性半导体存储装置，其特征在于,包括：存储器阵列，至少包含第1存储平面及第2存储平面；读出部件，能够从所述第1存储平面或所述第2存储平面读出数据；第1数据保持部件，能够保持从所述第1存储平面读出的数据；第2数据保持部件，能够保持从所述第2存储平面读出的数据；错误检测纠正部件，进行数据的错误检测与纠正；输出部件，输出数据；以及转发控制部件，在所述第1数据保持部件、所述第2数据保持部件、所述错误检测纠正部件及所述输出部件之间控制数据的转发，所述转发控制部件在所述第1存储平面受到选择时，将由所述第1数据保持部件所保持的数据转发至非选择的所述第2存储平面的所述第2数据保持部件。2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述转发控制部件在所述第2存储平面受到选择时，将由所述第2数据保持部件所保持的数据转发至非选择的所述第1存储平面的所述第1数据保持部件。3.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述转发控制部件在所述第1存储平面受到选择时，将由所述第1数据保持部件所保持的数据转发至所述第2数据保持部件，并且转发至所述错误检测纠正部件。4.根据权利要求3所述的非易失性半导体存储装置，其特征在于，所述转发控制部件在所述第2存储平面受到选择时，将由所述第2数据保持部件所保持的数据转发至所述第1数据保持部件，并且转发至所述错误检测纠正部件。5.根据权利要求1至4中任一项所述的非易失性半导体存储装置，其特征在于，所述转发控制部件在所述第1存储平面受到选择时，将由所述第2数据保持部件所保持的经所述错误检测纠正部件处理的数据转发至所述输出部件。6.根据权利要求1至4中任...

【专利技术属性】
技术研发人员：须藤直昭，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾,71