一种输出阻抗调节方法、芯片及移动终端技术

本发明专利技术提供一种输出阻抗调节方法、芯片及移动终端。该方法应用于芯片，芯片中的驱动电路通过连接链路与另一芯片连接，驱动电路具有多个输出阻抗，该方法包括：控制驱动电路分别以至少两个输出阻抗中的每个输出阻抗输出测试信号；获取由每个测试信号和基于每个测试信号返回的反射信号所叠加形成的叠加信号；计算每个叠加信号对应的波形的幅值与预设幅值的差值；从每个测试信号对应的差值中，选取绝对值最小的目标差值；根据目标差值，确定目标输出阻抗；将驱动电路的工作输出阻抗设置为目标输出阻抗；其中，目标差值为以目标输出阻抗输出的测试信号对应的差值。与现有技术相比，本发明专利技术能够便捷地、低成本地实现系统SI性能的改善。

An output impedance adjustment method, chip and mobile terminal

The invention provides an output impedance adjustment method, a chip and a mobile terminal. This method is applied to the chip driving circuit in the chip through a connecting link connected with another chip driving circuit has a plurality of output impedance, the method comprises: a control drive circuit respectively to each output impedance of the output signal of at least two output impedance; obtain superposition signal formed by each test signal and reflected signal of each test based on the superposition of the return signal amplitude calculation; each superimposed signal waveforms with preset amplitude difference; from the difference between each test signal corresponding to the minimum value of the target, select absolute value; according to the target value, determine the target output impedance; drive output impedance circuit is set to the target output impedance; the goal difference is with the difference between the test signal corresponding to the output impedance of the output target. Compared with the existing technology, the invention can improve the performance of the system SI conveniently and locally.

【技术实现步骤摘要】
一种输出阻抗调节方法、芯片及移动终端
本专利技术涉及通信
，尤其涉及一种输出阻抗调节方法、芯片及移动终端。
技术介绍
在通信
中，芯片的应用非常广泛。一般而言，两个芯片间可通过物理线缆或者连接器等连接链路进行连接。可以理解的是，若由两个芯片和连接链路组成的系统的阻抗匹配性能较差，那么，在两个芯片间传输信号时，系统的信号完整性(SignalIntegrity，SI)性能会非常差。现有技术中，操作人员一般会对系统进行压力测试，并根据压力测试结果对系统进行调整，以改善系统SI性能，可见，现有改善系统SI性能的方式操作繁琐，成本也比较高。
技术实现思路
本专利技术实施例提供一种输出阻抗调节方法、芯片及移动终端，以解决现有改善系统SI性能的方式操作繁琐且成本高的问题。为了解决上述技术问题，本专利技术是这样实现的：第一方面，本专利技术实施例提供一种输出阻抗调节方法，应用于芯片，所述芯片中的驱动电路通过连接链路与另一芯片连接，所述驱动电路具有至少两个输出阻抗，所述方法包括：控制所述驱动电路分别以所述至少两个输出阻抗中的每个输出阻抗输出测试信号；获取由每个测试信号和基于每个测试信号返回的反射信号所叠加形成的叠加信号；计算每个叠加信号对应的波形的幅值与预设幅值的差值；从每个测试信号对应的所述差值中，选取绝对值最小的目标差值；根据所述目标差值，确定目标输出阻抗；将所述驱动电路的工作输出阻抗设置为所述目标输出阻抗；其中，所述目标差值为以所述目标输出阻抗输出的测试信号对应的所述差值。第二方面，本专利技术实施例提供一种芯片，所述芯片中集成有驱动电路和处理器；其中，所述驱动电路通过连接链路与另一芯片连接，所述驱动电路具有至少两个输出阻抗；所述处理器电连接于所述驱动电路，所述处理器用于：控制所述驱动电路分别以所述至少两个输出阻抗中的每个输出阻抗输出测试信号；获取由每个测试信号和基于每个测试信号返回的反射信号所叠加形成的叠加信号；计算每个叠加信号对应的波形的幅值与预设幅值的差值；从每个测试信号对应的所述差值中，选取绝对值最小的目标差值；根据所述目标差值，确定目标输出阻抗；将所述驱动电路的工作输出阻抗设置为所述目标输出阻抗；其中，所述目标差值为以所述目标输出阻抗输出的测试信号对应的所述差值。第三方面，本专利技术实施例提供一种移动终端，包括上述第二方面提供的芯片。第四方面，本专利技术实施例提供一种移动终端，包括处理器，存储器，存储在所述存储器上并可在所述处理器上运行的计算机程序，所述计算机程序被所述处理器执行时实现上述的输出阻抗调节方法的步骤。本专利技术实施例中，芯片的驱动电路具有至少两个输出阻抗。在控制驱动电路输出工作信号之前，芯片控制驱动电路以至少两个输出阻抗中的每个输出阻抗输出测试信号，获取由每个测试信号和基于每个测试信号返回的反射信号所叠加形成的叠加信号，并计算每个叠加信号对应的波形的幅值与预设幅值的差值。需要说明的是，芯片计算出的差值的绝对值能够用来评估驱动电路以每个输出阻抗进行工作时，由芯片、连接链路和另一芯片构成的系统的阻抗匹配性能的好坏；其中，差值的绝对值与系统的阻抗匹配性能呈负相关。之后，芯片确定能够保证该系统的阻抗匹配性能达到最优的目标输出阻抗，并将驱动电路的工作输出阻抗设置为目标输出阻抗。这样，在实际工作过程中，芯片控制驱动电路以目标输出阻抗输出工作信号，该系统的阻抗匹配性能保持在最优的状态，相应地，系统的SI性能也能够处于最优的状态。可见，本专利技术实施例中，操作人员无需进行压力测试，芯片能够自动对至少两个输出阻抗进行测试，并根据测试结果自动选取最优的输出阻抗进行工作，从而改善系统的SI性能，因此，与现有技术相比，本专利技术实施例能够便捷地、低成本地实现系统SI性能的改善。附图说明图1是本专利技术实施例提供的输出阻抗调节方法的流程图；图2是本专利技术实施例提供的芯片的一种结构示意图；图3是本专利技术实施例提供的芯片的另一种结构示意图；图4是本专利技术实施例提供的移动终端的硬件结构示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获取的所有其他实施例，都属于本专利技术保护的范围。下面首先对本专利技术实施例提供的输出阻抗调节方法进行说明。需要说明的是，本专利技术实施例提供的输出阻抗调节方法，应用于芯片。芯片中的驱动电路通过连接链路与另一芯片连接，驱动电路具有至少两个输出阻抗。其中，驱动电路具有的输出阻抗的数量可以为4、5、6或者其他不小于2的任意整数。需要强调的是，虽然驱动电路具有至少两个输出阻抗，但是，在同一时刻，驱动电路仅能以其所具有的至少两个输出阻抗中一个输出阻抗进行工作。本领域技术人员可以理解的是，当芯片中的驱动电路以不同的输出阻抗工作时，由芯片、连接链路和另一芯片组成的系统的阻抗匹配性能存在差异。参见图1，图中示出了本专利技术实施例提供的输出阻抗调节方法的流程图。如图1所示，该方法应用于芯片，该方法包括如下步骤：步骤101，控制驱动电路分别以至少两个输出阻抗中的每个输出阻抗输出测试信号。需要说明的是，芯片具有的至少两个输出阻抗可以预先按照一定的顺序进行排列，例如按照数值由大至小的顺序从前向后排列，或者按照数值由小至大的顺序从前向后排列。在执行步骤101时，芯片先控制驱动电路以排序在第一位的输出阻抗输出测试信号(为了方便描述，后续简称为第一测试信号)，接下来，芯片控制驱动电路以排序在第二位的输出阻抗输出测试信号(为了方便描述，后续简称为第二测试信号)，之后，芯片控制驱动电路以排序在第三位的输出阻抗输出测试信号(为了方便描述，后续简称为第三测试信号，后续输出测试信号的顺序依此类推，在此不再赘述。步骤102，获取由每个测试信号和基于每个测试信号返回的反射信号所叠加形成的叠加信号。一般情况下，由芯片、连接链路和另一芯片构成的系统存在阻抗不匹配的情况，相应地，系统中会出现信号反射的情况。因此，在芯片控制驱动电路以任一输出阻抗输出测试信号后，基于该测试信号生成的反射信号会传输至驱动电路处，并且，该测试信号和该反射信号会自动进行叠加，从而形成叠加信号。为了避免基于不同的输出阻抗输出的测试信号形成的叠加信号相互干扰，本专利技术实施例中，在控制驱动电路输出第一测试信号后，芯片获取由第一测试信号和基于第一测试信号返回的反射信号所叠加形成的第一叠加信号。在获取到第一叠加信号后，芯片再控制驱动电路输出第二测试信号，并获取由第二测试信号和基于第二测试信号返回的反射信号所叠加形成的第二叠加信号。在获取到第二叠加信号后，芯片再控制驱动电路输出第三测试信号，并获取由第三测试信号和基于第三测试信号返回的反射信号所叠加形成的第三叠加信号，后续过程依此类推，在此不再赘述。步骤103，计算每个叠加信号对应的波形的幅值与预设幅值的差值。其中，芯片中可以存储有预设幅值，该预设幅值为预设的、芯片在理想状态下工作时驱动电路输出的工作信号的波形的幅值。对于芯片而言，在获取到任一叠加信号后，其可以先确定该叠加信号对应的波形，然后确定该波形的幅值，最后计算该幅值与预设幅值的差值，这样，芯片能够得到每个测试信号对应的差值。步骤104，从每本文档来自技高网...

【技术保护点】
一种输出阻抗调节方法，应用于芯片，其特征在于，所述芯片中的驱动电路通过连接链路与另一芯片连接，所述驱动电路具有至少两个输出阻抗，所述方法包括：控制所述驱动电路分别以所述至少两个输出阻抗中的每个输出阻抗输出测试信号；获取由每个测试信号和基于每个测试信号返回的反射信号所叠加形成的叠加信号；计算每个叠加信号对应的波形的幅值与预设幅值的差值；从每个测试信号对应的所述差值中，选取绝对值最小的目标差值；根据所述目标差值，确定目标输出阻抗；将所述驱动电路的工作输出阻抗设置为所述目标输出阻抗；其中，所述目标差值为以所述目标输出阻抗输出的测试信号对应的所述差值。

【技术特征摘要】
1.一种输出阻抗调节方法，应用于芯片，其特征在于，所述芯片中的驱动电路通过连接链路与另一芯片连接，所述驱动电路具有至少两个输出阻抗，所述方法包括：控制所述驱动电路分别以所述至少两个输出阻抗中的每个输出阻抗输出测试信号；获取由每个测试信号和基于每个测试信号返回的反射信号所叠加形成的叠加信号；计算每个叠加信号对应的波形的幅值与预设幅值的差值；从每个测试信号对应的所述差值中，选取绝对值最小的目标差值；根据所述目标差值，确定目标输出阻抗；将所述驱动电路的工作输出阻抗设置为所述目标输出阻抗；其中，所述目标差值为以所述目标输出阻抗输出的测试信号对应的所述差值。2.根据权利要求1所述的方法，其特征在于，所述芯片中集成有阻抗调节元件和电阻组，所述电阻组中包括阻值互异的至少两个电阻，所述阻抗调节元件用于切换所述电阻组中接入所述驱动电路的电阻，接入所述驱动电路的电阻不同，所述驱动电路的每个输出阻抗取值不同；所述控制所述驱动电路分别以所述至少两个输出阻抗中的每个输出阻抗输出测试信号，包括：通过所述阻抗调节元件，按照设定顺序，对所述电阻组中接入所述驱动电路的电阻进行切换；在电阻接入所述驱动电路后，控制所述驱动电路输出相应的测试信号。3.根据权利要求2所述的方法，其特征在于，所述阻抗调节元件包括寄存器；所述通过所述阻抗调节元件，按照设定顺序，对所述电阻组中接入所述驱动电路的电阻进行切换，包括：按照设定顺序，对所述寄存器中存储的电阻标识进行切换；其中，所述寄存器中存储的电阻标识切换为任意电阻标识后，接入所述驱动电路的电阻切换为具有该电阻标识的电阻。4.根据权利要求2或3所述的方法，其特征在于，所述阻抗调节元件的数量大于或等于2；所述电阻组的数量大于或等于2。5.根据权利要求1至3中任一项所述的方法，其特征在于，所述获取由每个测试信号和基于每个测试信号返回的反射信号所叠加形成的叠加信号，包括：通过模数转换器，获取由每个测试信号和基于每个测试信号返回的反射信号所叠加形成的叠加信号；所述计算每个叠加信号对应的波形的幅值与预设幅值的差值，包括：计算经过模数转换后的每个叠加信号对应的波形的幅值与预设幅值的差值。6.一种芯片，其特征在于，所述芯片中集成有驱动电路和处理器；其中，所述驱动电路通过连接链路与另一芯片连接，所述驱动电路具有至少两个输...

【专利技术属性】
技术研发人员：杨丑刚，
申请(专利权)人：维沃移动通信有限公司，
类型：发明
国别省市：广东,44