The invention discloses a trench type power semiconductor element and a manufacturing method thereof. The gate structure of the trench type power semiconductor component includes the gate insulation layer, the stack and the gate. The gate insulating layer covers the inner wall of the groove, and the lower half of the layer covers the gate insulation. The gate is located in the groove and is isolated from the laminated and epitaxial layers through the gate insulating layer. The grid includes a lower doped area surrounded by the laminated layer, and an upper doped area on the stacked and lower doped regions. A PN junction is formed between the upper doped region and the lower doped area, and the impurity concentration in the upper doped region is reduced from the inside of the upper doping region of the upper doped region. The equivalent capacitance of the gate / drain can be reduced because the PN interface can produce a connected capacitor in series with the parasitic capacitance under the reverse bias.
【技术实现步骤摘要】
沟槽式功率半导体元件及其制造方法
本专利技术涉及一种功率半导体元件及其制造方法,特别是涉及一种沟槽式功率晶体管及其制造方法。
技术介绍
现有的功率金氧半场效晶体管(PowerMetalOxideSemiconductorFieldTransistor,PowerMOSFET)多采取垂直结构的设计,以提升元件密度。功率型金氧半场效晶体管的工作损失可分成切换损失(switchingloss)及导通损失(conductingloss)两大类,其中栅极/漏极的电容值(Cgd)是影响切换损失的重要参数。栅极/漏极电容值太高会造成切换损失增加,进而限制功率型金氧半场效晶体管的切换速度,不利于应用高频电路中。
技术实现思路
本专利技术所要解决的技术问题在于降低沟槽式功率半导体元件的栅极/漏极电容值,以及避免多次的热扩散制程导致栅极的上掺杂区与下掺杂区内的导电型杂质相互扩散,而无法使栅极具有PN接面以及影响元件特性。为了解决上述的技术问题,本专利技术所采用的其中一技术方案是,提供一种沟槽式功率半导体元件的制造方法,其包括:形成外延层于基材上;形成一基体区于所述外延层内;形成一沟槽于外延层内。随后,形成初始栅极结构于沟槽中,其中初始栅极结构包括一覆盖沟槽的栅绝缘层、一覆盖栅绝缘层下半部的叠层、一从沟槽上半部延伸至下半部的第一重掺杂半导体结构以及位于叠层上的两个第二重掺杂半导体结构,且两个第二重掺杂半导体结构设在栅绝缘层与第一重掺杂半导体结构之间。第一重掺杂半导体结构与第二重掺杂半导体结构分别具有第一导电型杂质及第二导电型杂质。接着,执行掺杂制程,同步地以一外加第二导电型杂质植入 ...
【技术保护点】
一种沟槽式功率半导体元件的制造方法,其特征在于,所述沟槽式功率半导体元件的制造方法包括:形成一外延层于一基材上;形成一基体区于所述外延层内;形成一沟槽于所述外延层中;形成一初始栅极结构于所述沟槽内,其中所述初始栅极结构包括一覆盖所述沟槽的栅绝缘层、一覆盖所述栅绝缘层下半部的叠层、一从所述沟槽的上半部延伸至下半部的第一重掺杂半导体结构以及两个位于所述叠层上的第二重掺杂半导体结构,所述两个第二重掺杂半导体结构设于所述栅绝缘层与所述第一重掺杂半导体结构之间,所述第一重掺杂半导体结构与所述第二重掺杂半导体结构分别具有第一导电型杂质及第二导电型杂质;执行一掺杂制程,同步地以一外加第二导电型杂质植入在所述基体区内形成一第一表层掺杂区以及在所述第一重掺杂半导体结构的顶部形成一第二表层掺杂区;以及执行一热扩散制程,以使所述第一表层掺杂区形成一源极区,且在所述沟槽内形成一栅极;其中,所述栅极包括一上掺杂区以及一下掺杂区,所述上掺杂区与所述下掺杂区之间形成一PN接面。
【技术特征摘要】
1.一种沟槽式功率半导体元件的制造方法,其特征在于,所述沟槽式功率半导体元件的制造方法包括:形成一外延层于一基材上;形成一基体区于所述外延层内;形成一沟槽于所述外延层中;形成一初始栅极结构于所述沟槽内,其中所述初始栅极结构包括一覆盖所述沟槽的栅绝缘层、一覆盖所述栅绝缘层下半部的叠层、一从所述沟槽的上半部延伸至下半部的第一重掺杂半导体结构以及两个位于所述叠层上的第二重掺杂半导体结构,所述两个第二重掺杂半导体结构设于所述栅绝缘层与所述第一重掺杂半导体结构之间,所述第一重掺杂半导体结构与所述第二重掺杂半导体结构分别具有第一导电型杂质及第二导电型杂质;执行一掺杂制程,同步地以一外加第二导电型杂质植入在所述基体区内形成一第一表层掺杂区以及在所述第一重掺杂半导体结构的顶部形成一第二表层掺杂区;以及执行一热扩散制程,以使所述第一表层掺杂区形成一源极区,且在所述沟槽内形成一栅极;其中,所述栅极包括一上掺杂区以及一下掺杂区,所述上掺杂区与所述下掺杂区之间形成一PN接面。2.如权利要求1所述的沟槽式功率半导体元件的制造方法,其特征在于,形成所述初始栅极结构的步骤是在形成所述基体区的步骤之后。3.如权利要求1所述的沟槽式功率半导体元件的制造方法,其特征在于,所述叠层包括一第一介电层与一第二介电层,所述第一介电层夹设于所述第二介电层与所述栅绝缘层之间,且构成所述第一介电层的材料不同于构成所述第二介电层以及所述栅绝缘层的材料。4.如权利要求1所述的沟槽式功率半导体元件的制造方法,其特征在于,形成所述初始栅极结构的步骤包括:依序在所述沟槽内形成所述栅绝缘层、一第一初始介电层以及一第二初始介电层;形成所述第一重掺杂半导体结构于沟槽内;去除位于所述沟槽上半部的所述第二初始介电层;去除位于所述沟槽上半部的所述第一初始介电层,以在所述沟槽下半部形成所述叠层;以及分别形成两个所述第二重掺杂半导体结构于两个凹槽内,其中两个所述凹槽为去除所述第二初始介电层上半部与第一初始介电层上半部而形成。5.如权利要求1所述的...
【专利技术属性】
技术研发人员:许修文,
申请(专利权)人:帅群微电子股份有限公司,
类型:发明
国别省市:中国台湾,71
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