沟槽式功率半导体元件及其制造方法技术

技术编号:17487760 阅读:22 留言:0更新日期:2018-03-17 11:36
本发明专利技术公开一种沟槽式功率半导体元件及其制造方法。沟槽式功率半导体元件的栅极结构包括栅绝缘层、叠层以及栅极。栅绝缘层覆盖沟槽的内壁面,叠层覆盖栅绝缘层的下半部。栅极位于沟槽内,并通过栅绝缘层与叠层和外延层隔离。栅极包括一被叠层围绕的下掺杂区以及一位于叠层及下掺杂区上的上掺杂区,上掺杂区与下掺杂区之间形成一PN接面,且上掺杂区内的杂质浓度是由上掺杂区的外围朝上掺杂区的内部递减。由于PN接面在逆向偏压下可产生和寄生电容串联的接面电容,因此可降低栅极/漏极的等效电容。

Trench type power semiconductor components and their manufacturing methods

The invention discloses a trench type power semiconductor element and a manufacturing method thereof. The gate structure of the trench type power semiconductor component includes the gate insulation layer, the stack and the gate. The gate insulating layer covers the inner wall of the groove, and the lower half of the layer covers the gate insulation. The gate is located in the groove and is isolated from the laminated and epitaxial layers through the gate insulating layer. The grid includes a lower doped area surrounded by the laminated layer, and an upper doped area on the stacked and lower doped regions. A PN junction is formed between the upper doped region and the lower doped area, and the impurity concentration in the upper doped region is reduced from the inside of the upper doping region of the upper doped region. The equivalent capacitance of the gate / drain can be reduced because the PN interface can produce a connected capacitor in series with the parasitic capacitance under the reverse bias.

【技术实现步骤摘要】
沟槽式功率半导体元件及其制造方法
本专利技术涉及一种功率半导体元件及其制造方法,特别是涉及一种沟槽式功率晶体管及其制造方法。
技术介绍
现有的功率金氧半场效晶体管(PowerMetalOxideSemiconductorFieldTransistor,PowerMOSFET)多采取垂直结构的设计,以提升元件密度。功率型金氧半场效晶体管的工作损失可分成切换损失(switchingloss)及导通损失(conductingloss)两大类,其中栅极/漏极的电容值(Cgd)是影响切换损失的重要参数。栅极/漏极电容值太高会造成切换损失增加,进而限制功率型金氧半场效晶体管的切换速度,不利于应用高频电路中。
技术实现思路
本专利技术所要解决的技术问题在于降低沟槽式功率半导体元件的栅极/漏极电容值,以及避免多次的热扩散制程导致栅极的上掺杂区与下掺杂区内的导电型杂质相互扩散,而无法使栅极具有PN接面以及影响元件特性。为了解决上述的技术问题,本专利技术所采用的其中一技术方案是,提供一种沟槽式功率半导体元件的制造方法,其包括:形成外延层于基材上;形成一基体区于所述外延层内;形成一沟槽于外延层内。随后,形成初始栅极结构于沟槽中,其中初始栅极结构包括一覆盖沟槽的栅绝缘层、一覆盖栅绝缘层下半部的叠层、一从沟槽上半部延伸至下半部的第一重掺杂半导体结构以及位于叠层上的两个第二重掺杂半导体结构,且两个第二重掺杂半导体结构设在栅绝缘层与第一重掺杂半导体结构之间。第一重掺杂半导体结构与第二重掺杂半导体结构分别具有第一导电型杂质及第二导电型杂质。接着,执行掺杂制程,同步地以一外加第二导电型杂质植入在所述基体区内形成一第一表层掺杂区以及在第一重掺杂半导体结构的顶部形成一第二表层掺杂区。随后,执行一热扩散制程,以使所述第一表层掺杂区形成一源极区,且使所述沟槽内形成一栅极,其中所述栅极包括一上掺杂区以及一下掺杂区,所述上掺杂区与所述下掺杂区之间形成一PN接面。更进一步地,形成初始栅极结构的步骤是在形成基体区的步骤之后。更进一步地,叠层包括一第一介电层与一第二介电层,第一介电层夹设于第二介电层与栅绝缘层之间,且构成第一介电层的材料不同于构成第二介电层以及栅绝缘层的材料。更进一步地,形成初始栅极结构的步骤包括:依序在沟槽内形成栅绝缘层、第一初始介电层以及第二初始介电层;形成第一重掺杂半导体结构于沟槽内;去除位于沟槽上半部的第二初始介电层;去除位于沟槽上半部的第一初始介电层,以在沟槽下半部形成叠层;以及分别形成两个第二重掺杂半导体结构于两个凹槽内,其中两个凹槽为去除第二初始介电层上半部与第一初始介电层上半部而形成。更进一步地,所述上掺杂区的第二导电型杂质的浓度是由上掺杂区的外围朝上掺杂区的内部递减。更进一步地,PN接面所在的位置低于基体区的最低点。优选地,PN接面所在的位置低于叠层的顶部。本专利技术所采用的其中一技术方案是,提供一种沟槽式功率半导体元件,其包括基材、外延层以及栅极结构。外延层位于基材上,并具有一沟槽。栅极结构位于沟槽内,并包括栅绝缘层、叠层以及栅极。栅绝缘层覆盖沟槽的内壁面。叠层覆盖栅绝缘层的下半部。栅极位于沟槽内,并通过栅绝缘层与叠层和外延层隔离。栅极包括一位于叠层上的上掺杂区及一被叠层围绕的下掺杂区,上掺杂区与下掺杂区之间形成一PN接面,所述上掺杂区内的杂质浓度是由所述上掺杂区的外围朝所述上掺杂区的内部递减。更进一步地,沟槽式功率半导体元件还包括基体区及源极区,基体区位于外延层内并和所述栅极结构的上半部相邻,源极区位于外延层内并和栅极结构的上半部相邻,其中源极区位于基体区的上方,且PN接面所在的位置低于基体区的最低点。更进一步地,叠层的顶端低于基体区的下方边缘。更进一步地,叠层包括一第一介电层以及一夹设于第一介电层与下掺杂区之间的第二介电层,且构成第一介电层的材料不同于构成第二介电层以及栅绝缘层的材料。优选地,第一介电层与第二介电层分别为一氮化硅与一氧化硅。优选地,第一介电层与第二介电层具有高蚀刻选择比。综上所述,本专利技术的沟槽式功率半导体元件及其制造方法可在栅极中形成PN接面。由于PN接面在逆向偏压下可产生接面电容(junctioncapacitance,Cj),且接面电容是和栅极/漏极之间的寄生电容(Cp)串联,因此可降低栅极/漏极的等效电容(Cgd)。另外,在沟槽式功率半导体元件的制造方法中,执行源极掺杂制程时会同步对沟槽内的结构进行掺杂,随后再执行热扩散制程来同步形成源极区以及具有PN接面的栅极。如此,可以避免多次的热扩散制程导致栅极的上掺杂区与下掺杂区内的导电型杂质相互扩散,而无法使栅极具有PN接面以及影响元件特性。为使能更进一步了解本专利技术的特征及
技术实现思路
,请参阅以下有关本专利技术的详细说明与附图,然而所提供的附图仅提供参考与说明用,并非用来对本专利技术加以限制。附图说明图1为本专利技术一实施例的沟槽式功率半导体元件制造方法的流程图。图2A至图2J分别为本专利技术一实施例的沟槽式功率半导体元件在各步骤的局部剖面示意图。图3为本专利技术实施例的沟槽式功率半导体元件的局部剖面示意图。具体实施方式请参照图1,显示本专利技术一实施例的沟槽式功率半导体元件制造方法的流程图。另外,请一并参照图2A至图2J,分别绘示本专利技术一实施例的沟槽式功率半导体元件在各步骤的局部剖面示意图。在步骤S100中,形成一外延层(epitaxiallayer)11于基材10上。请配合参照图2A。图2A中绘示基材10,并且于基材10上已形成一外延层(epitaxiallayer)11,其中基材10例如为硅基板(siliconsubstrate),其具有高掺杂浓度的第一重掺杂区以作为沟槽式功率金氧半场效晶体管的漏极(drain),外延层11则为低掺杂浓度。基材10具有高浓度的第一型导电性杂质,而形成第一重掺杂区。第一重掺杂区是用来作为沟槽式功率金氧半场效晶体管的漏极(drain),且可分布于基材10的局部区域或是分布于整个基材10中。在本实施例的第一重掺杂区是分布于整个基材10内,但仅用于举例而非用以限制本专利技术。前述的第一导电型杂质可以是N型或P型导电性杂质。假设基材10为硅基材,N型导电性杂质为五价元素离子,例如磷离子或砷离子,而P型导电性杂质为三价元素离子,例如硼离子、铝离子或镓离子。若沟槽式功率金氧半场效晶体管为N型,基材10掺杂N型导电性杂质。另一方面,若为P型沟槽式功率金氧半场效晶体管,则基材10掺杂P型导电性杂质。本专利技术实施例中,是以N型沟槽式功率金氧半场效晶体管为例说明。外延层11形成于基材10上方,并具有低浓度的第一型导电性杂质。也就是说,以NMOS晶体管为例,基材10为高浓度的N型掺杂(N+doping),而外延层11则为低浓度的N型掺杂(N-doping)。反之,以PMOS晶体管为例,基材10为高浓度的P型掺杂(P+doping),而外延层11则为低浓度的P型掺杂(P-doping)。接着,进行步骤S101,形成一基体区于所述外延层内。如图2A所示,基体区111形成在外延层11内且位于远离基材10的一侧。此外,由图2A中可看出,外延层11中的其他区域形成沟槽式半导体元件的漂移区110。在本实施例中,先进行基体掺杂制程以及基体热扩散制程以在外延层11内形成基体区111,可以本文档来自技高网
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沟槽式功率半导体元件及其制造方法

【技术保护点】
一种沟槽式功率半导体元件的制造方法,其特征在于,所述沟槽式功率半导体元件的制造方法包括:形成一外延层于一基材上;形成一基体区于所述外延层内;形成一沟槽于所述外延层中;形成一初始栅极结构于所述沟槽内,其中所述初始栅极结构包括一覆盖所述沟槽的栅绝缘层、一覆盖所述栅绝缘层下半部的叠层、一从所述沟槽的上半部延伸至下半部的第一重掺杂半导体结构以及两个位于所述叠层上的第二重掺杂半导体结构,所述两个第二重掺杂半导体结构设于所述栅绝缘层与所述第一重掺杂半导体结构之间,所述第一重掺杂半导体结构与所述第二重掺杂半导体结构分别具有第一导电型杂质及第二导电型杂质;执行一掺杂制程,同步地以一外加第二导电型杂质植入在所述基体区内形成一第一表层掺杂区以及在所述第一重掺杂半导体结构的顶部形成一第二表层掺杂区;以及执行一热扩散制程,以使所述第一表层掺杂区形成一源极区,且在所述沟槽内形成一栅极;其中,所述栅极包括一上掺杂区以及一下掺杂区,所述上掺杂区与所述下掺杂区之间形成一PN接面。

【技术特征摘要】
1.一种沟槽式功率半导体元件的制造方法,其特征在于,所述沟槽式功率半导体元件的制造方法包括:形成一外延层于一基材上;形成一基体区于所述外延层内;形成一沟槽于所述外延层中;形成一初始栅极结构于所述沟槽内,其中所述初始栅极结构包括一覆盖所述沟槽的栅绝缘层、一覆盖所述栅绝缘层下半部的叠层、一从所述沟槽的上半部延伸至下半部的第一重掺杂半导体结构以及两个位于所述叠层上的第二重掺杂半导体结构,所述两个第二重掺杂半导体结构设于所述栅绝缘层与所述第一重掺杂半导体结构之间,所述第一重掺杂半导体结构与所述第二重掺杂半导体结构分别具有第一导电型杂质及第二导电型杂质;执行一掺杂制程,同步地以一外加第二导电型杂质植入在所述基体区内形成一第一表层掺杂区以及在所述第一重掺杂半导体结构的顶部形成一第二表层掺杂区;以及执行一热扩散制程,以使所述第一表层掺杂区形成一源极区,且在所述沟槽内形成一栅极;其中,所述栅极包括一上掺杂区以及一下掺杂区,所述上掺杂区与所述下掺杂区之间形成一PN接面。2.如权利要求1所述的沟槽式功率半导体元件的制造方法,其特征在于,形成所述初始栅极结构的步骤是在形成所述基体区的步骤之后。3.如权利要求1所述的沟槽式功率半导体元件的制造方法,其特征在于,所述叠层包括一第一介电层与一第二介电层,所述第一介电层夹设于所述第二介电层与所述栅绝缘层之间,且构成所述第一介电层的材料不同于构成所述第二介电层以及所述栅绝缘层的材料。4.如权利要求1所述的沟槽式功率半导体元件的制造方法,其特征在于,形成所述初始栅极结构的步骤包括:依序在所述沟槽内形成所述栅绝缘层、一第一初始介电层以及一第二初始介电层;形成所述第一重掺杂半导体结构于沟槽内;去除位于所述沟槽上半部的所述第二初始介电层;去除位于所述沟槽上半部的所述第一初始介电层,以在所述沟槽下半部形成所述叠层;以及分别形成两个所述第二重掺杂半导体结构于两个凹槽内,其中两个所述凹槽为去除所述第二初始介电层上半部与第一初始介电层上半部而形成。5.如权利要求1所述的...

【专利技术属性】
技术研发人员:许修文
申请(专利权)人:帅群微电子股份有限公司
类型:发明
国别省市:中国台湾,71

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