硬化存储元件制造技术

一种存储元件，包括：在两个节点之间首尾耦合的两个CMOS反相器；以及连接在所述节点之间作为电容器的一个MOS晶体管。

【技术实现步骤摘要】
硬化存储元件本申请要求于2016年8月31日提交的第16/58080号法国专利申请的优先权权益，其内容在法律允许的最大程度上通过引用以其全文合并于此。
本公开涉及一种电子电路，并且更具体地涉及一种针对随机逻辑事件硬化的存储元件。
技术介绍
存储元件例如由触发器形成，该存储元件包括在两个节点之间首尾耦合的两个CMOS反相器。这种类型的存储元件的状态可能由随机逻辑事件(例如，由在存储元件的节点之一中引起电流峰值的辐射)进行修改，该随机逻辑事件可以引起逻辑错误。本申请人的美国专利7109541描述了一种使能够制作存储元件的装置，该存储元件包括针对随机逻辑事件更稳健的CMOS反相器。图1(其对应于美国专利7109541的图4)是该装置的电路图。此装置包括在两个节点4与5之间首尾耦合的两个CMOS反相器1和2，以及两个在节点4与5之间串联连接的电容器7和8。这两个电容器的连接点形成节点，该节点通过寄生电容9不可避免地电容耦合至地。电容器7、8和9的存在使得节点4和5是电容式的。因此，当电流峰值出现在节点4或5上时，此峰值强烈衰减。通过在电路的使用背景中将可能施加至该电路的电流峰值考虑在内来选择电容7和8。出现显著峰值的风险越大，用于将其衰减至小于存储元件的状态切换阈值的值所需要的电容越强。
技术实现思路
实施例提供了一种针对随机逻辑事件更稳健的电路，该电路不要求使用强电容。实施例提供了这样一种电路，该电路具有与非硬化电路的表面面积接近的表面面积。因此，实施例提供了一种存储元件，该存储元件包括在两个节点之间首尾耦合的两个CMOS反相器；以及连接在所述节点之间作为电容器的一个MOS晶体管。根据实施例，该晶体管的漏极和源极互连。根据实施例，连接作为电容器的该晶体管包括四个并联连接的第一晶体管。根据实施例，这四个第一晶体管中的两个晶体管是N沟道晶体管，与反相器的N沟道晶体管完全相同，并且两个其他第一晶体管是P沟道晶体管，与反相器的P沟道晶体管完全相同。根据实施例，这些第一N沟道晶体管之一以及这些第一P沟道晶体管之一使其栅极连接到第一反相器的输入端并且使其漏极/源极连接到其输出端，并且两个其他第一晶体管使其栅极连接到第二反相器的输入端并且使其漏极/源极连接到其输出端。根据实施例，这些反相器之一是钟控反相器。根据实施例，存储元件包括：衬底，该衬底具有针对每个反相器的P型有源区域和N型有源区域；四个第一晶体管，各自形成在这些有源区域之一中；四个第二晶体管——两个N沟道晶体管和两个P沟道晶体管，对应于这两个CMOS反相器的这些晶体管，各自形成在不同的有源区域中并且通过其漏极连接到形成在此区域上的该第一晶体管的漏极和源极；两个导电条带，各自形成并连接有源P型区域和有源N型区域的这些第一晶体管和这些第二晶体管的栅极；以及两个金属喷镀，各自连接：通过导电条带连接的四个晶体管的漏极；来自这四个晶体管当中的一个P沟道晶体管和一个N沟道晶体管的源极；以及连接这四个其他晶体管的栅极的该导电条带。前述和其他特征和优点将结合附图在具体实施例的以下非限制性描述中详细讨论。附图说明图1如之前所述是抗辐射存储元件的电路图；图2示出了存储元件的电路图；图3是图2的存储元件的一部分的布局的顶视图；图4示出了硬化存储元件的实施例的详细电路图；图5A、图5B和图5C是电流和电压时序图；图6进一步详细示出了硬化存储元件的实施例；并且图7是图6的硬化存储元件的一部分的布局的顶视图。具体实施方式相同元件在各个附图中以相同的参考号标示，并且进一步地，展示布局的附图并不按比例绘制。为清楚起见，仅示出并详述对于理解所描述的实施例有用的那些步骤和元件。在时序图中，电压值以毫伏给出，电流值以微安给出，并且时间以纳秒给出。图2是存储元件的电路图，包括在两个节点之间首尾耦合的两个CMOS反相器10和11。反相器10包括P沟道晶体管12和N沟道晶体管13。高供电电源Vdd连接到晶体管12的源极。晶体管12的漏极连接到晶体管13的漏极，形成反相器10的输出节点。晶体管13的源极连接到低供电电源GND。晶体管12和13的栅极互连并且形成反相器10的输入节点。反相器11是钟控反相器并且包括P沟道晶体管14和N沟道晶体管16。晶体管14和16的栅极互连并且形成反相器11的输入节点。晶体管14的漏极连接到晶体管16的漏极，形成反相器11的输出节点。晶体管14的源极连接到与晶体管14完全相同的晶体管18的漏极。此连接形成节点19。晶体管18的源极连接到高供电电源Vdd。晶体管16的源极连接到与晶体管16完全相同的晶体管20的漏极。此连接形成节点21。晶体管20的源极连接到低供电电源GND。存储元件的接入节点是节点22和23。晶体管18和20的栅极能够分别接收互补时钟信号CPN和CPI。一方面晶体管14和18以及另一方面晶体管16和20的栅极连接可被反转而不影响装置的功能性。图3是图2的钟控反相器11的布局的简化顶视图。P沟道晶体管14和18形成在P型有源区域24中。晶体管18的漏极区域以及晶体管14的源极区域对应于节点19。类似地，N沟道晶体管16和20形成在有源N型区域25中。晶体管20的漏极区域以及晶体管16的源极区域对应于节点21。导电条带26(目前是多晶硅)形成晶体管18的栅极，并且导电条带28形成晶体管20的栅极。导电条带32形成晶体管14和16的栅极。栅极条带32连接到表示反相器11的输入节点23的通孔。晶体管18的源极通过通孔36连接到高供电电源。晶体管18的栅极通过通孔38连接到信号CPN的源极。晶体管20的栅极通过通孔40连接到信号CPI的源极。晶体管20的源极通过通孔42连接到低供电电源。通过金属喷镀44连接的通孔46和48在晶体管14和16的漏极之间创建连接。代表连接到金属喷镀44的节点22的通孔形成反相器11的输出节点。图4是硬化存储元件的实施例的电路图。存储元件包括两个CMOS反相器10和11。该存储元件进一步包括连接在存储元件的第一接入节点52与第二接入节点53之间的电容器51。与美国专利7109541的装置相反，其中，接入节点上的电压峰值几乎被电容器7、8和9完全吸收，图4的实施例的单个电容器51将第一节点52和第二节点53之一上出现的电压峰值传送到其他节点。图5A至图5C示出了在第一接入节点为0(GND)并且第二接入节点为1(Vdd)的情况下引起电压峰值并且在存储元件的触发器的第一接入节点52上出现的正向电流峰值54的影响。曲线56和58展示了图2的情况，其中，存储元件未被硬化。在电压峰值54的影响下，第一端子切换至1(Vdd)并且第二端子相应地切换至0(GND)。存储元件的状态被反转。曲线60和62展示了图4中所展示的存储元件类型的存储元件的情况。节点52上的电压峰值54倾向于引起反相器10的切换。然而，传送到节点53的电压峰值增加了节点53的电压并因此增强了此节点的状态1，与反相器10的切换相反。反相器10的输出端保持为1并且维护存储元件的状态。图6进一步详细示出了图4的硬化存储元件的实施例。存储元件包括如关于图2所描述的反相器10和11。该存储元件还包括采用晶体管形式的电容器64、66、68和70。晶体管64和68是P沟道晶体管并且晶体管66和本文档来自技高网...

【技术保护点】
一种存储元件，包括：两个CMOS反相器(10，11)，所述两个CMOS反相器在两个节点(52，53)之间首尾耦合；以及一个MOS晶体管(64，66，68，70)，所述MOS晶体管在所述节点(52，53)之间连接作为电容器。

【技术特征摘要】
2016.08.31 FR 16580801.一种存储元件，包括：两个CMOS反相器(10，11)，所述两个CMOS反相器在两个节点(52，53)之间首尾耦合；以及一个MOS晶体管(64，66，68，70)，所述MOS晶体管在所述节点(52，53)之间连接作为电容器。2.如权利要求1所述的存储元件，其中，所述晶体管(64)的漏极和源极互连。3.如权利要求1所述的存储元件，其中，连接作为电容器的所述晶体管包括四个并联连接的第一晶体管(64，66，68，70)。4.如权利要求3所述的存储元件，其中，所述四个第一晶体管中的两个晶体管(66，70)是N沟道晶体管，与所述反相器(10，11)的所述N沟道晶体管(13，16)完全相同，并且所述两个其他第一晶体管(64，68)是P沟道晶体管，与所述反相器(10，11)的P沟道晶体管(12，14)完全相同。5.如权利要求4所述的存储元件，其中，所述第一N沟道晶体管之一(66)以及所述第一P沟道晶体管之一(64)使其栅极连接到第一反相器(11)的输入端并且使其漏极/源极连接到其输出端，并且所述两个其他第一晶体管(68，70)使其栅极连接到所述第二反相器(10)的输入端并且使其漏极/源...

【专利技术属性】
技术研发人员：F·阿布泽德，G·加西奥特，
申请(专利权)人：意法半导体克洛尔二公司，
类型：发明
国别省市：法国,FR