一种PCIE PCS电路制造技术

一种PCIE PCS电路，适用于计算机领域。PCIE3.0 PCS电路由lfsr‑en信号产生电路、有序集指示信号产生电路、逻辑位置修正电路组成。电路结构紧凑，体积小，工作稳定，适应性好，提高了工作效率，功耗较低，且具有良好的抗干扰性和可靠性，实现了预期所给定的功能特性。

【技术实现步骤摘要】
一种PCIEPCS电路所属
本专利技术涉及一种PCIE3.0PCS电路，适用于计算机领域。
技术介绍
在计算机系统中，子系统间必须有连接彼此的接口。多年以来，这些工作都是由总线来完成。随着信息技术的爆炸性发展，互锁效应使得系统的整体性能难以得到相应提升，于是在1987年Compaq公司首次提出将系统总线与IO总线切分开来，系统在性能提升方面迎来了曙光。高速的处理器组件脱离了低速IO设备的束缚得以迅速发展，虽然IO总线同样推陈出新，但相比前者其发展滞后。二者发展速度的差异，使得IO接口总线技术已逐步成为计算机技术应用与发展的桎梏。连接微处理器和存储单元的系统总线在频率以及电压方面始终以一定速率发展，但是类似PCI总线的并行式总线无法与之匹配。原因包括：与时钟同步的数据传输受信号抖动及信号路径规则限制；音视频数据流的传输在桌面和移动设备越来越普遍，但是并行式总线暂无法支持依时性数据。PCI-SIG发布了第三代IO总线3GI0，即PCIE，其以超高的传输速度、点对点等技术，从本质上实现了数据传输速率的提升。PCIE延续了PCI总线中最有效的特性，保留了通讯模型和下载配置机制，对于PCI总线协议的全部软件都能够向下兼容[po]，这使得己有的操作系统和设备驱动能够在无修改的条件下直接启动运行。与之前的总线相比，PCIE最本质的改变与提升是转变了连接方式，即使用点对点互连而非采用共享式连接结构，缓解了PCI总线负载与电气设备数量之间的矛盾。PCIE结构中，每个设备都有独用的连接而无需在多个设备间共享带宽，以双单工的点对点连接轻松实现了其他接口技术难以达到的超高带宽。相比国外在PCIE产品方面取得的重大成就，目前国内对于PCIE的研究虽然也在不断发展中，但在整体水平上相对落后，且多集中于低版本的产品。目前，己有多家科研机构、学校和厂商介入了PCIE的研究。
技术实现思路
本专利技术提供一种PCIE3.0PCS电路，电路结构紧凑，体积小，工作稳定，适应性好，提高了工作效率，功耗较低，且具有良好的抗干扰性和可靠性，实现了预期所给定的功能特性。本专利技术所采用的技术方案是。PCIE3.0PCS电路由lfsr-en信号产生电路、有序集指示信号产生电路、逻辑位置修正电路组成。所述lfsr-en信号产生电路检测到图中任意有序集的起始边界时，经过前两个或门以及寄存器之后，起始边界指示信号变成在整个有序集传输期间都有效的新的指示信号blkdisable。而或非门的加入则是为了覆盖计算无效字节输入的情况。Ifsr-en无效时，scrambler3scrml的LFSR停止更新。第三个控制信号为控制整块数据不加扰的控制信号blknotscrml，依据上述规则，分析可知在此信号的计算过程中可以借助于lfsr-en信号产生过程中所使用的中间变量blkdisable，除此之外可以看到还需要添加对于SDS有序集的不加扰控制信号sdsdisable，其计算过程与blkdisable类似。所述有序集指示信号产生电路当检测到有效的有序集起始标志字节时，表示该有序集的发送开始。起始字符之后为有序集内部字节，在随后的时间内该指示信号保持原值，直到下一个块的起始。有序集指示信号己在scrambler3ctrl模块信号列表中列出。scrambler3scrml模块主要完成对数据加扰，此模块所需控制信号己由scrambler3esctrl模块产生，scrambler3scrml模块首先根据控制信号完成LFSR的值更新。实现LFSR更新依然采用并行算法。由于一次性即可产生16-bit的伪随机序列，因此不需要像Scramblerl2中采用两个LFSR更新。所述逻辑位置修正电路对数据字符的边界予以确定，但PCIE3.0数据的传输以块为单位，每个块会跨越多个周期。因此，在确定数据字符的边界之后，还需产生能够标识块边界的指示信号。SKIP由于其长度不定的特性，会使得块边界发生移动;经过128b/130b编码的数据，每个块会添加2-bit的同步头，根据方案中结构进行计算，每接收8个块，在输出数据时将会产生一个冗余周期。本专利技术的有益效果是：电路结构紧凑，体积小，工作稳定，适应性好，提高了工作效率，功耗较低，且具有良好的抗干扰性和可靠性，实现了预期所给定的功能特性。附图说明下面结合附图和实施例对本专利技术进一步说明。图1是本专利技术的lfsr-en信号产生电路。图2是本专利技术的有序集指示信号产生电路。图3是本专利技术的逻辑位置修正电路。具体实施方式下面结合附图和实施例对本专利技术作进一步说明。如图1，lfsr-en信号产生电路检测到图中任意有序集的起始边界时，经过前两个或门以及寄存器之后，起始边界指示信号变成在整个有序集传输期间都有效的新的指示信号blkdisable。而或非门的加入则是为了覆盖计算无效字节输入的情况。Ifsr-en无效时，scrambler3scrml的LFSR停止更新。第三个控制信号为控制整块数据不加扰的控制信号blknotscrml，依据上述规则，分析可知在此信号的计算过程中可以借助于lfsr-en信号产生过程中所使用的中间变量blkdisable，除此之外可以看到还需要添加对于SDS有序集的不加扰控制信号sdsdisable，其计算过程与blkdisable类似。如图2,有序集指示信号产生电路当检测到有效的有序集起始标志字节时，表示该有序集的发送开始。起始字符之后为有序集内部字节，在随后的时间内该指示信号保持原值，直到下一个块的起始。有序集指示信号己在scrambler3ctrl模块信号列表中列出。scrambler3scrml模块主要完成对数据加扰，此模块所需控制信号己由scrambler3esctrl模块产生，scrambler3scrml模块首先根据控制信号完成LFSR的值更新。实现LFSR更新依然采用并行算法。由于一次性即可产生16-bit的伪随机序列，因此不需要像Scramblerl2中采用两个LFSR更新。如图3，逻辑位置修正电路对数据字符的边界予以确定，但PCIE3.0数据的传输以块为单位，每个块会跨越多个周期。因此，在确定数据字符的边界之后，还需产生能够标识块边界的指示信号。SKIP由于其长度不定的特性，会使得块边界发生移动;经过128b/130b编码的数据，每个块会添加2-bit的同步头，根据方案中结构进行计算，每接收8个块，在输出数据时将会产生一个冗余周期。本文档来自技高网...

【技术保护点】
一种PCIE PCS电路，其特征是：所述的PCIE3.0 PCS电路由lfsr‑en信号产生电路、有序集指示信号产生电路、逻辑位置修正电路组成。

【技术特征摘要】
1.一种PCIEPCS电路，其特征是：所述的PCIE3.0PCS电路由lfsr-en信号产生电路、有序集指示信号产生电路、逻辑位置修正电路组成。2.根据权利要求1所述的一种PCIEPCS电路，其特征是：所述lfsr-en信号产生电路检测到图中任意有序集的起始边界时，经过前两个或门以及寄存器之后，起始边界指示信号变成在整个有序集传输期间都有效的新的指示信号blkdisable。3.根据权利要求1所述的一种PCIEPCS电路，其特征是：所述的lfsr-en信号产生电路中，或非门的加入则是为了覆盖计算无效字节输入的情况，Ifsr-en无效时，scrambler3scrml的LFSR停止更新。4.根据权利要求1所述的一种PCIEPCS电路，其特征是：所述的lfsr-en信号产生电路中，第三个控制信号为控制整块数据不加扰的控制信号blknotscrml，在此信号的计算过程中可以借助于lfsr-en信号产生...

【专利技术属性】
技术研发人员：徐萍，
申请(专利权)人：徐萍，
类型：发明
国别省市：辽宁,21