用于差分信号和共模信号的ADC设计制造技术

技术编号:17310546 阅读:40 留言:0更新日期:2018-02-19 10:48
在所描述的示例中,电路(300)包括第一模拟数字转换器(ADC)(306),其响应于第一输入(302)和第二输入(304)生成粗输出。第一ADC(306)在差分阶段中生成粗输出。流水线ADC(320)响应于粗输出、第一输入(302)和第二输入(304)生成差分信号(330)。流水线ADC(320)在共模阶段中生成差分信号(330)。第一ADC(306)在共模阶段中生成共模信号(310)。

【技术实现步骤摘要】
【国外来华专利技术】用于差分信号和共模信号的ADC设计
本申请总体涉及电子电路,并且更具体地涉及用于在渡越时间(TOF)系统中生成的差分信号和共模信号的模拟数字转换器(ADC)设计。
技术介绍
一种新型的电子装置是渡越时间(TOF)系统。TOF系统适用于加速度计、单片陀螺仪、光传感器、传送带、深度感测、接近感测、手势识别和成像器。TOF系统包括发射光脉冲的光源。光脉冲朝向目标发射,目标反射该光脉冲。该目标是任何感兴趣的对象,如自动化组件、动物或电子装置。在TOF系统中的TOF传感器接收反射的光脉冲。在渡越时间之后,TOF传感器接收反射的光脉冲,渡越时间与目标距TOF系统的距离成比例。TOF传感器包括具有多个像素的像素阵列。该像素阵列接收反射的光脉冲。在由光源发射光后,像素阵列在预定的时间量内收集光。从远处物体反射的光行进更长的距离,并因此有更长的渡越时间。相比之下,在短渡越时间后接收从附近物体反射的光。像素阵列中的每个像素生成两个输出。这两个输出不是纯粹的差分。从这两个输出获得的共模信号提供关于环境光水平的信息。从这两个输出获得的差分信号提供关于目标深度的信息。使用模拟数字转换器(ADC),共模信号和差分信号两者都被转换为数字信号。随着分辨率需求的增加,驱动ADC所需的功率成比例地增加,并且ADC所需的面积也成比例地增加。因此,ADC占据了TOF系统的重要区域。另外,当多个ADC被用于TOF系统中时,需要大功率以驱动这些ADC。
技术实现思路
在所描述的示例中,电路包括第一模拟数字转换器(ADC),其响应于第一输入和第二输入生成粗(coarse)输出。第一ADC在差分阶段(phase)中生成粗输出。流水线ADC响应于粗输出、第一输入和第二输入生成差分信号。流水线ADC在共模阶段中生成差分信号。第一ADC在共模阶段中生成共模信号。附图说明图1说明电路。图2根据一个实施例说明电路。图3根据一个实施例说明电路。图4根据一个实施例说明比较器。图5根据一个实施例说明比较器的时序图。图6根据一个实施例说明比较器。图7是根据一个实施例说明电路运行方法的流程图。图8根据一个实施例说明渡越时间(TOF)系统。具体实施方式图1说明电路100。该电路100包括像素阵列102、行解码器106和列采样和保持电路110。像素阵列102包括如104a和104b所说明的多个像素。像素被排列成多行和多列。像素阵列102具有表示为R1、R2至RN的N行和表示为C1、C2至CM的M列。M和N是大于或等于1的正整数。行解码器106和列采样和保持电路110耦合到像素阵列102。电路100进一步包括第一模拟数字转换器(ADC1)122和第二ADC(ADC2)124。ADC1122和ADC2124耦合到列采样和保持电路110。减法器126和加法器128耦合到ADC1122和ADC2124。在电路100的运行中,像素阵列102中的每个像素被充电到复位电压电平。光源发射光脉冲,其由目标反射。像素阵列102接收由目标反射的光脉冲。当像素阵列102接收光脉冲时,像素阵列102中的像素从复位电压电平放电。基于光脉冲的强度和对光脉冲的像素阵列102的曝光时间,像素放电并获得低于复位电压的电压。行解码器106激活像素阵列102中的一个行。例如,行R1被行解码器106激活。储存在行R1中的所有像素中的电压被传输到列采样和保持电路110。列采样和保持电路110激活像素阵列102中的一个列。对于由像素阵列102接收的每个光脉冲,在像素阵列102中的每个像素生成两个电压。例如,当行R1被行解码器106激活,列采样和保持电路110提供对应于行R1的每个像素的电压。对像素阵列102中所有的像素重复这些步骤。列采样和保持电路110生成第一输入VA114和第二输入VB116。第一输入VA114和第二输入VB116是由列采样和保持电路110对应于像素阵列102中像素中的一个生成的电压。例如,第一输入VA114和第二输入VB116对应于由像素104a响应于光脉冲所生成的电压。ADC1122接收第一输入VA114,并且ADC2124接收第二输入VB116。减法器126从ADC1122的输出减去ADC2124的输出以生成差分信号132。加法器128将ADC2124的输出和ADC1122的输出求和以生成共模信号134。差分信号132与第一输入VA114和第二输入VB116中的差成比例。共模信号134与第一输入VA114和第二输入VB116的和成比例。电路100使用两个模拟数字转换器,ADC1122和ADC2124。在一个示例中,ADC1122和ADC2124两者都有12位分辨率。因此,在电路100中的每个ADC的功率和面积消耗是大的。另外,低分辨率共模信号和高分辨率差分信号适用于渡越时间(TOF)系统。然而,在电路100中,共模信号134和差分信号132两者都具有高分辨率。图2根据一个实施例说明电路200。电路200包括像素阵列202、行解码器206和列采样和保持电路210。像素阵列202包括如204a和204b所说明的多个像素。像素被排列成多行和多列。像素阵列202具有表示为R1、R2至RN的N行和表示为C1、C2至CM的M列。M和N是大于或等于1的正整数。行解码器206和列采样和保持电路210耦合到像素阵列202。电路200进一步包括减法器226、加法器228、第一模拟数字转换器(ADC1)222和第二ADC(ADC2)224。减法器226和加法器228耦合到列采样和保持电路210。ADC1222耦合到减法器226,及ADC2224耦合到加法器228。在电路200的运行中,像素阵列202中的每个像素被充电到复位电压电平。光源发射光脉冲,其由目标反射。像素阵列202接收由目标反射的光脉冲。当像素阵列202接收光脉冲时,像素阵列202中的像素从复位电压电平放电。基于光脉冲的强度和对光脉冲的像素阵列202的曝光时间,像素放电并获得低于复位电压的电压。行解码器206激活像素阵列202中的一个行。例如,行R1被行解码器206激活。储存在行R1中的所有像素中的电压被传输到列采样和保持电路210。列采样和保持电路210激活像素阵列202中的一个列。对于由像素阵列202接收的每个光脉冲,在像素阵列202中的每个像素生成两个电压。例如,当行R1被行解码器206激活,列采样和保持电路210提供对应于行R1的每个像素的电压。对像素阵列202中所有的像素重复这些步骤。列采样和保持电路210生成第一输入VA214和第二输入VB216。第一输入VA214和第二输入VB216是由列采样和保持电路210对应于像素阵列202中像素中的一个生成的电压。例如,第一输入VA214和第二输入VB216对应于由像素204a响应于光脉冲所生成的电压。加法器228将第一输入VA214和第二输入VB216求和以生成第一模拟信号。减法器226从第一输入VA214减去第二输入VB216以生成第二模拟信号。在一个版本中,减法器226从第二输入VB216减去第一输入VA214以生成第二模拟信号。ADC2224响应于第一模拟信号生成共模信号234。在一个版本中,ADC2224是闪烁型ADC(flashADC)。ADC1222响应于第二模拟信号生成差分本文档来自技高网...
用于差分信号和共模信号的ADC设计

【技术保护点】
一种电路,其包含:第一模拟数字转换器即第一ADC,其被配置为响应于第一输入和第二输入生成粗输出,所述第一ADC被配置为在差分阶段中生成粗输出;以及流水线ADC,其被配置为响应于所述粗输出、所述第一输入和所述第二输入生成差分信号,所述流水线ADC被配置为在共模阶段中生成所述差分信号,其中所述第一ADC被配置为在所述共模阶段中生成共模信号。

【技术特征摘要】
【国外来华专利技术】2015.05.06 IN 2302/CHE/2015;2015.09.11 US 14/852,11.一种电路,其包含:第一模拟数字转换器即第一ADC,其被配置为响应于第一输入和第二输入生成粗输出,所述第一ADC被配置为在差分阶段中生成粗输出;以及流水线ADC,其被配置为响应于所述粗输出、所述第一输入和所述第二输入生成差分信号,所述流水线ADC被配置为在共模阶段中生成所述差分信号,其中所述第一ADC被配置为在所述共模阶段中生成共模信号。2.根据权利要求1所述的电路,其中所述差分信号与所述第一输入和所述第二输入中的差成比例。3.根据权利要求1所述的电路,其中所述共模信号与所述第一输入和所述第二输入的和成比例。4.根据权利要求1所述的电路,其中在所述共模阶段中的所述流水线ADC被配置为接收所述粗输出、所述第一输入和所述第二输入,并被配置为响应于所述粗输出、所述第一输入和所述第二输入生成所述差分信号。5.根据权利要求1所述的电路,其中所述流水线ADC包括:数字模拟转换器即DAC,其被配置为响应于所述粗输出生成第一模拟信号;第一减法器,其被配置为从所述第一输入减去所述第二输入以生成第二模拟信号;第二减法器,其被配置为从所述第二模拟信号减去所述第一模拟信号以生成残留信号;放大器,其被配置为放大所述残留信号以生成放大的残留信号;以及第二ADC,其被配置为响应于所述放大的残留信号生成所述差分信号。6.根据权利要求1所述的电路,其中所述第一ADC包括多个比较器,并且所述多个比较器中的比较器被配置为:在所述差分阶段期间,将所述第一输入和所述第二输入中的差与合成参考电压比较,使用第一参考电压和第二参考电压估量所述合成参考电压。7.根据权利要求6所述的电路,其中所述的多个比较器中的比较器被配置为:在所述共模阶段期间,将所述第一输入和所述第二输入的和与所述合成参考电压比较。8.根据权利要求6所述的电路,其中所述的多个比较器中的至少一个比较器包括:输入开关组,其被配置为接收所述第一输入和所述第二输入;输入电容器组,其耦合到所述输入开关组;电平转换开关组,其并联耦合到所述输入开关,且被配置为接收第一电平转换电压和第二电平转换电压;参考开关组,其被配置为接收所述第一参考电压和所述第二参考电压;参考电容器组,其耦合到所述参考开关组;第一短路开关组,其被配置为耦合所述输入电容器组;第二短路开关组,其被配置为耦合所述参考电容器组;公共开关组,其被配置为接收共模电压;端子开关组,其耦合到所述参考电容器组和所述输入电容器组;以及阈值检测器,其耦合至所述端子开关组和所述公共开关组。9.根据权利要求6所述的电路,其中所述多个比较器中的至少一个比较器包括:输入开关组,其被配置为接收所述第一输入和所述第二输入;输入电容器组,其耦合到所述输入开关组;公共开关组,其并联耦合到所述输入开关,且被配置为接收第三参考电压和第四参考电压;参考开关组,其被配置为接收第一参考电压和第二参考电压;第一短路开关,其被配置为耦合所述输入开关组;第二短路开关,其被配置为耦合所述参考开关组;以及阈值检测器,其耦合到所述输入电容器组。10.一种方法,其包含:在差分阶段期间,由第一模拟数字转换器即第一ADC从第一输入和第二...

【专利技术属性】
技术研发人员:R·R·帕图酷睿J·文卡塔拉曼P·S·提拉格纳纳姆
申请(专利权)人:德克萨斯仪器股份有限公司
类型:发明
国别省市:美国,US

网友询问留言 已有0条评论
  • 还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。

1