多屏蔽沟槽栅极场效应晶体管制造技术

技术编号:17310358 阅读:28 留言:0更新日期:2018-02-19 10:26
在所描述的示例中,半导体器件(100)包含具有在沟槽(110)中的沟槽栅极(120)的垂直型MOS晶体管(104),该沟槽(110)通过垂直的漂移区域(108)延伸到漏极区域(106)。沟槽(110)在栅极(120)下具有场板(116)。场板(116)邻近漏极区域(108)并极有多个段(122)和(124)。在沟槽(110)中的将场板(116)与漂移区域(108)分离的电介质衬垫(112)具有比在栅极(120)和主体(130)之间的栅极电介质层(118)大的厚度。相比于紧接栅极(120)下面的上段(124),电介质衬垫(112)在沟槽(110)的底部(114)处在场板(116)的下段(122)上更厚。

Multi shielded trench gate field effect transistor

In the described example, the semiconductor device (100) contains a vertical MOS transistor (104) with trench gate (120) in the trench (110), and the trench (110) extends to the drain region (106) through the vertical drift region (108). The groove (110) has a field plate (116) under the gate (120). The field plate (116) is adjacent to the drain area (108) and has a plurality of segments (122) and (124). The dielectric pad (112) separated from the drift region (108) in the groove (110) has a large thickness than the gate dielectric layer (118) between the gate (120) and the main body (130). Compared to the upper section (124) under the close grid (120), the dielectric cushion (112) is thicker on the bottom (114) of the groove (114) in the lower section (122) of the field plate (116).

【技术实现步骤摘要】
【国外来华专利技术】多屏蔽沟槽栅极场效应晶体管
本申请涉及半导体器件,且具体地,涉及在半导体器件中的垂直型MOS晶体管。
技术介绍
具有在沟槽中的沟槽栅极的垂直型金属氧化物半导体(MOS)晶体管具有栅极电介质层和栅极,该栅极穿过主体延伸到沟槽下,与主体下的垂直漂移区域邻接。由于栅极电介质层不支持在漂移区域中的高电场,所以沟槽必须比所期望的更深,以支持期望的操作电压。如果栅极电介质层的厚度增加,则不期望地增加处于开态的沟道区域的电阻。
技术实现思路
在所描述的示例中,半导体器件包含具有在沟槽中的沟槽栅极的垂直型MOS晶体管。沟槽经过垂直型MOS晶体管的主体延伸到半导体器件的衬底中,从而邻近接该主体下面的垂直型MOS晶体管的漂移区域。沟槽具有在栅极下的场板。该场板邻近漏极区域并具有多个段。在沟槽中的将场板与漂移区域分离的电介质衬垫具有比在栅极和主体之间的栅极电介质层更大的厚度。相比于紧接栅极下面的上段,电介质衬垫在沟槽的底部处在场板的下段上更厚。附图说明图1是包含垂直型n沟道MOS晶体管的示例半导体器件的横截面图。图2A到图2K是在连续制造阶段中描绘的图1的半导体器件的横截面图。图3是包含垂直型n沟道MOS晶体管的另一示例半导体器件的横截面图。图4A到图4E是在连续制造阶段中描绘的图3的半导体器件的横截面图。图5是包含垂直型p沟道MOS晶体管的示例半导体器件的横截面图。图6A到图6H是在连续制造阶段中描绘的图5的半导体器件的横截面图。图7是包含垂直型n沟道MOS晶体管的另一示例半导体器件的横截面图。具体实施方式附图未按照比例绘制。一些动作可能以不同的顺序发生和/或与其他的动作或事件同时发生。并非所有说明的动作或事件都需要实现根据实施例的方法。半导体器件包含具有沟槽的垂直型MOS晶体管,该沟槽延伸到半导体器件的衬底中。垂直型MOS晶体管的漏极区域在衬底中布置在沟槽底部处或下面。漂移区域在衬底中布置在漏极区域上方并在沟槽之间。垂直型MOS晶体管的主体在衬底中布置在漂移区域上方并邻接沟槽。垂直型MOS晶体管的源极布置在主体上方。垂直型MOS晶体管的栅极邻近主体布置在沟槽中,其通过栅极电介质层与主体分离。具有多段的场板在沟槽中布置在栅极下面,其通过沟槽的侧壁上的电介质衬垫与漂移区域分离。相比于紧接栅极下面的上段,电介质衬垫在沟槽的底部处的场板的下段上更厚。场板段可彼此连接或可彼此电绝缘。上场板段可与栅极连接或与栅极电绝缘。垂直型MOS晶体管可以是n沟道MOS晶体管或p沟道MOS晶体管。根据本描述的目的,术语“RESURF(reducedsurfacefield,降低表面电场)”指的是减小相邻半导体区域中的电场的一种材料。例如,RESURF区域可能是具有与邻近半导体区域相反的导电类型的半导体区域。RESURF结构在Appels等人在1980年飞利浦研究杂志第35期第1-13页(PhilipsJ,Res.351-13,1980)的“薄层高压器件(ThinLayerHighVoltageDevices)”中被描述。图1是包含垂直型n沟道MOS晶体管的示例半导体器件的横截面图。半导体器件100在衬底102上形成,衬底102包括半导体材料。n沟道垂直型MOS晶体管104(此处称为晶体管104)可以是半导体器件100的仅一个有源元件或者可以是半导体器件100内的多个有源元件之一。晶体管104包括n型漏极区域106,其在衬底102内布置在n型垂直漂移区域108下面。半导体器件100包括沟槽110,该沟槽110穿过垂直漂移区域108垂直延伸到接近漏极区域106(如图1描绘的),或可能进入漏极区域106。沟槽110包含在沟槽110的侧壁上的电介质衬垫112其延伸到沟槽110的底部114,并邻接衬底102与在电介质衬垫112上的多场板段116。沟槽110进一步包含在电介质衬垫112上方的栅极电介质层118,其邻接衬底102与晶体管104的沟槽栅极120,沟槽栅极120与栅极电介质层118接触。在此示例中,场板段116包括在沟槽110的底部114处在相应的电介质衬垫112上的相应下场板段122和布置在相应的下场板段122上方的相应的上场板段124。场板段116和沟槽栅极120可主要包括多晶硅(polycrystallinesilicon)(称为多晶硅(polysilicon))。电介质衬垫112可主要包括二氧化硅。电介质衬垫将下场板段122和上场板段124与衬底102分离。在沟槽110的侧壁上布置在下场板段122和衬底102之间的电介质衬垫112比在沟槽110的侧壁上布置在上场板段124和衬底102之间的电介质衬垫112更厚。在沟槽110的侧壁上布置在上场板段124和衬底102之间的电介质衬垫112比在沟槽110的侧壁上布置在沟槽栅极120和衬底102之间的栅极电介质层118更厚。例如,在其中晶体管104被设计操作高达250伏的这个示例的版本中,在沟槽110的侧壁上布置在下场板段122和衬底102之间的电介质衬垫112可能是900纳米到1000纳米厚,且在沟槽110的侧壁上布置在上场板段124和衬底102之间的电介质衬垫112可能是300纳米到400纳米厚。在该示例中,下场板段122通过第一绝缘层126与上场板段124电绝缘,第一绝缘层126布置在下场板段122和上场板段124之间。而且,在该示例中,上场板段124通过第二绝缘层128与沟槽栅极120电绝缘,第二绝缘层128布置在上场板段124和沟槽栅极120之间。第一绝缘层126和第二绝缘层128包括如二氧化硅的电介质材料,且可具有与电介质衬垫112类似的组成。晶体管104包括在衬底102中的在垂直漂移区域108上方的p型主体130,其与栅极电介质层118邻接。晶体管104进一步包括在主体130上方并邻接栅极电介质层118的n型源极132。沟槽栅极120与垂直漂移区域108和源极132部分地同延/共同延伸(coextensive)。源电极134布置在衬底102上方,其与源极132和主体130电接触。源电极134通过在沟槽栅极120上方的电介质帽层136与沟槽栅极120电绝缘。在其中晶体管104被设计操作高达250伏的这个示例的版本中,沟槽110可为13微米到17微米深和2.5微米到2.8微米宽。垂直漂移区域108可为0.5微米到0.3微米宽,即在邻近沟槽110之间,且具有1.4×1016cm-3到1.6×1016cm-3的平均掺杂密度。可在衬底102的顶部表面140处通过在栅极的暴露区域上的栅极触点138与沟槽栅极120电连接。可通过在场板上升管(riser)144上的场板触点142与场板段116电连接,场板上升管144从场板段116向上延伸到衬底102的顶部表面140。用于与场板段116电连接的其他结构在本示例的范围内。在半导体器件100的操作期间,相比于具有平面栅极的类似的垂直型MOS晶体管,布置在沟槽110内的沟槽栅极120有利地提供在被晶体管104占据的顶部表面140的区域中的更高的开态电流。上场板段124和下场板段122的组合提供了RESURF配置来将垂直漂移区域108中的电场维持在期望值,相比于具有单个场板的类似的垂直型MOS晶体管,该期望值具有在垂直漂移区域108中更高的掺杂浓度本文档来自技高网...
多屏蔽沟槽栅极场效应晶体管

【技术保护点】
一种半导体器件,其包含:包括半导体材料的衬底;布置在所述衬底的所述半导体材料中的垂直型金属氧化物半导体晶体管即垂直型MOS晶体管的漏极区域;在所述半导体材料中布置在所述漏极区域上方的所述垂直型MOS晶体管的垂直漂移区域;在所述衬底中布置在所述垂直漂移区域中的沟槽;布置在所述沟槽中的电介质衬垫;在所述沟槽中布置在所述电介质衬垫上方的所述垂直型MOS晶体管的栅极电介质层;布置在所述沟槽中的所述垂直型MOS晶体管的沟槽栅极,其与所述栅极电介质层接触;在所述衬底中布置在所述垂直漂移区域上方的所述垂直型MOS晶体管的主体;以及多个场板段,其布置在所述沟槽中,其通过所述电介质衬垫与所述衬底分开,所述多个场板段包括:在所述沟槽的底部处的下场板段;和布置在所述下场板段上方和在所述沟槽栅极下面的上场板段;其中,在所述沟槽的侧壁上布置在所述下场板段与所述衬底之间的所述电介质衬垫比在所述沟槽的侧壁上布置在所述上场板段与所述衬底之间所述电介质衬垫厚,且在所述沟槽的侧壁上布置在所述上场板段与所述衬底之间的所述电介质衬垫比在所述沟槽的侧壁上布置在所述沟槽栅极与所述衬底之间的所述栅极电介质层厚。

【技术特征摘要】
【国外来华专利技术】2015.05.07 US 14/706,9271.一种半导体器件,其包含:包括半导体材料的衬底;布置在所述衬底的所述半导体材料中的垂直型金属氧化物半导体晶体管即垂直型MOS晶体管的漏极区域;在所述半导体材料中布置在所述漏极区域上方的所述垂直型MOS晶体管的垂直漂移区域;在所述衬底中布置在所述垂直漂移区域中的沟槽;布置在所述沟槽中的电介质衬垫;在所述沟槽中布置在所述电介质衬垫上方的所述垂直型MOS晶体管的栅极电介质层;布置在所述沟槽中的所述垂直型MOS晶体管的沟槽栅极,其与所述栅极电介质层接触;在所述衬底中布置在所述垂直漂移区域上方的所述垂直型MOS晶体管的主体;以及多个场板段,其布置在所述沟槽中,其通过所述电介质衬垫与所述衬底分开,所述多个场板段包括:在所述沟槽的底部处的下场板段;和布置在所述下场板段上方和在所述沟槽栅极下面的上场板段;其中,在所述沟槽的侧壁上布置在所述下场板段与所述衬底之间的所述电介质衬垫比在所述沟槽的侧壁上布置在所述上场板段与所述衬底之间所述电介质衬垫厚,且在所述沟槽的侧壁上布置在所述上场板段与所述衬底之间的所述电介质衬垫比在所述沟槽的侧壁上布置在所述沟槽栅极与所述衬底之间的所述栅极电介质层厚。2.根据权利要求1的所述半导体器件,其中,所述上场板段通过电介质绝缘层与所述沟槽中的所述沟槽栅极电绝缘,所述电介质绝缘层布置在所述沟槽栅极与所述上场板段之间。3.根据权利要求1的所述半导体器件,其中,所述上场板段与所述沟槽中的所述沟槽栅极连接。4.根据权利要求1的所述半导体器件,其中,所述上场板段与所述下场板段电绝缘。5.根据权利要求1的所述半导体器件,其中,所述上场板段与所述下场板段连接。6.根据权利要求1的所述半导体器件,其中,所述多个场板段包括布置在所述上场板段和所述下场板段之间的中场板段,且其中,将所述下场板段与所述衬底分离的所述电介质衬垫比将所述中场板段与所述衬底分离的所述电介质衬垫厚,且将所述中场板段与所述衬底分离的所述电介质衬垫比将所述上场板段与所述衬底分离的所述电介质衬垫厚。7.一种形成半导体器件的方法,其包含:提供包括半导体材料的衬底;在所述衬底中形成垂直型MOS晶体管的漏极区域;在所述半导体材料中在所述漏极区域上方形成所述垂直型MOS晶体管的垂直漂移区域;在所述垂直漂移区域中形成沟槽;在所述沟槽中形成邻接所述衬底的电介质衬垫;在所述沟槽中在所述电介质衬垫上形成下场板段;移除所述下场板段下方的至少部分所述电介质衬垫;在所述沟槽中在所述下场板段上方形成上场板段,其中,在所述上场板段和所述衬底之间的电介质材料提供在所述上场板段和所述衬底之间的电介质衬垫,且在所述沟槽的侧壁上布置在所述下场板段与所述衬底之间的所述电介质衬垫比在所述沟槽的侧壁上布置在所述上场板段与所述衬底之间的所述电介质衬垫厚;从所述上场板段上方的所述沟槽中移除所述电介质衬垫;在所述沟槽中在所述上场板段上方形成邻接所述衬底的所述垂直型MOS晶体管的栅极电介质层,该栅极电介质层比在所述上场板段与所述衬底之间的所述电介质衬垫薄;在所述沟槽中形成所述垂直型MOS晶体管的沟槽栅极,其与所述栅极电介质层接触;以及在所述衬底中在所述垂直漂移区域上方形成邻接所述栅极电介质层的所述垂直型MOS晶体管的主体。8.根据权利要求7的所述方法,其中,在所述沟槽中形成所述电介质衬垫包括在所述沟槽中形成邻接所述衬底的热氧化层且在所述沟槽中在所述热氧化层上形成第一沉积二氧化硅层,以致所述下场板段在所述第一沉积硅上。9.根据权利要求8的所述方法,其中:移除在所述下场板段上方的至少部分所述电介质衬垫包括移除在所述下场板段上方的至少部分所述第一沉积二氧化硅层,留下在所述下场板段上方的适当位置中的大部分的所述热氧化层;以及在所述上...

【专利技术属性】
技术研发人员:H·卡瓦哈勒S·斯瑞达C·B·科措S·J·莫洛伊H·杨
申请(专利权)人:德克萨斯仪器股份有限公司
类型:发明
国别省市:美国,US

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