In the described example, the semiconductor device (100) contains a vertical MOS transistor (104) with trench gate (120) in the trench (110), and the trench (110) extends to the drain region (106) through the vertical drift region (108). The groove (110) has a field plate (116) under the gate (120). The field plate (116) is adjacent to the drain area (108) and has a plurality of segments (122) and (124). The dielectric pad (112) separated from the drift region (108) in the groove (110) has a large thickness than the gate dielectric layer (118) between the gate (120) and the main body (130). Compared to the upper section (124) under the close grid (120), the dielectric cushion (112) is thicker on the bottom (114) of the groove (114) in the lower section (122) of the field plate (116).
【技术实现步骤摘要】
【国外来华专利技术】多屏蔽沟槽栅极场效应晶体管
本申请涉及半导体器件,且具体地,涉及在半导体器件中的垂直型MOS晶体管。
技术介绍
具有在沟槽中的沟槽栅极的垂直型金属氧化物半导体(MOS)晶体管具有栅极电介质层和栅极,该栅极穿过主体延伸到沟槽下,与主体下的垂直漂移区域邻接。由于栅极电介质层不支持在漂移区域中的高电场,所以沟槽必须比所期望的更深,以支持期望的操作电压。如果栅极电介质层的厚度增加,则不期望地增加处于开态的沟道区域的电阻。
技术实现思路
在所描述的示例中,半导体器件包含具有在沟槽中的沟槽栅极的垂直型MOS晶体管。沟槽经过垂直型MOS晶体管的主体延伸到半导体器件的衬底中,从而邻近接该主体下面的垂直型MOS晶体管的漂移区域。沟槽具有在栅极下的场板。该场板邻近漏极区域并具有多个段。在沟槽中的将场板与漂移区域分离的电介质衬垫具有比在栅极和主体之间的栅极电介质层更大的厚度。相比于紧接栅极下面的上段,电介质衬垫在沟槽的底部处在场板的下段上更厚。附图说明图1是包含垂直型n沟道MOS晶体管的示例半导体器件的横截面图。图2A到图2K是在连续制造阶段中描绘的图1的半导体器件的横截面图。图3是包含垂直型n沟道MOS晶体管的另一示例半导体器件的横截面图。图4A到图4E是在连续制造阶段中描绘的图3的半导体器件的横截面图。图5是包含垂直型p沟道MOS晶体管的示例半导体器件的横截面图。图6A到图6H是在连续制造阶段中描绘的图5的半导体器件的横截面图。图7是包含垂直型n沟道MOS晶体管的另一示例半导体器件的横截面图。具体实施方式附图未按照比例绘制。一些动作可能以不同的顺序发生和/或与其他的动作或事件同 ...
【技术保护点】
一种半导体器件,其包含:包括半导体材料的衬底;布置在所述衬底的所述半导体材料中的垂直型金属氧化物半导体晶体管即垂直型MOS晶体管的漏极区域;在所述半导体材料中布置在所述漏极区域上方的所述垂直型MOS晶体管的垂直漂移区域;在所述衬底中布置在所述垂直漂移区域中的沟槽;布置在所述沟槽中的电介质衬垫;在所述沟槽中布置在所述电介质衬垫上方的所述垂直型MOS晶体管的栅极电介质层;布置在所述沟槽中的所述垂直型MOS晶体管的沟槽栅极,其与所述栅极电介质层接触;在所述衬底中布置在所述垂直漂移区域上方的所述垂直型MOS晶体管的主体;以及多个场板段,其布置在所述沟槽中,其通过所述电介质衬垫与所述衬底分开,所述多个场板段包括:在所述沟槽的底部处的下场板段;和布置在所述下场板段上方和在所述沟槽栅极下面的上场板段;其中,在所述沟槽的侧壁上布置在所述下场板段与所述衬底之间的所述电介质衬垫比在所述沟槽的侧壁上布置在所述上场板段与所述衬底之间所述电介质衬垫厚,且在所述沟槽的侧壁上布置在所述上场板段与所述衬底之间的所述电介质衬垫比在所述沟槽的侧壁上布置在所述沟槽栅极与所述衬底之间的所述栅极电介质层厚。
【技术特征摘要】
【国外来华专利技术】2015.05.07 US 14/706,9271.一种半导体器件,其包含:包括半导体材料的衬底;布置在所述衬底的所述半导体材料中的垂直型金属氧化物半导体晶体管即垂直型MOS晶体管的漏极区域;在所述半导体材料中布置在所述漏极区域上方的所述垂直型MOS晶体管的垂直漂移区域;在所述衬底中布置在所述垂直漂移区域中的沟槽;布置在所述沟槽中的电介质衬垫;在所述沟槽中布置在所述电介质衬垫上方的所述垂直型MOS晶体管的栅极电介质层;布置在所述沟槽中的所述垂直型MOS晶体管的沟槽栅极,其与所述栅极电介质层接触;在所述衬底中布置在所述垂直漂移区域上方的所述垂直型MOS晶体管的主体;以及多个场板段,其布置在所述沟槽中,其通过所述电介质衬垫与所述衬底分开,所述多个场板段包括:在所述沟槽的底部处的下场板段;和布置在所述下场板段上方和在所述沟槽栅极下面的上场板段;其中,在所述沟槽的侧壁上布置在所述下场板段与所述衬底之间的所述电介质衬垫比在所述沟槽的侧壁上布置在所述上场板段与所述衬底之间所述电介质衬垫厚,且在所述沟槽的侧壁上布置在所述上场板段与所述衬底之间的所述电介质衬垫比在所述沟槽的侧壁上布置在所述沟槽栅极与所述衬底之间的所述栅极电介质层厚。2.根据权利要求1的所述半导体器件,其中,所述上场板段通过电介质绝缘层与所述沟槽中的所述沟槽栅极电绝缘,所述电介质绝缘层布置在所述沟槽栅极与所述上场板段之间。3.根据权利要求1的所述半导体器件,其中,所述上场板段与所述沟槽中的所述沟槽栅极连接。4.根据权利要求1的所述半导体器件,其中,所述上场板段与所述下场板段电绝缘。5.根据权利要求1的所述半导体器件,其中,所述上场板段与所述下场板段连接。6.根据权利要求1的所述半导体器件,其中,所述多个场板段包括布置在所述上场板段和所述下场板段之间的中场板段,且其中,将所述下场板段与所述衬底分离的所述电介质衬垫比将所述中场板段与所述衬底分离的所述电介质衬垫厚,且将所述中场板段与所述衬底分离的所述电介质衬垫比将所述上场板段与所述衬底分离的所述电介质衬垫厚。7.一种形成半导体器件的方法,其包含:提供包括半导体材料的衬底;在所述衬底中形成垂直型MOS晶体管的漏极区域;在所述半导体材料中在所述漏极区域上方形成所述垂直型MOS晶体管的垂直漂移区域;在所述垂直漂移区域中形成沟槽;在所述沟槽中形成邻接所述衬底的电介质衬垫;在所述沟槽中在所述电介质衬垫上形成下场板段;移除所述下场板段下方的至少部分所述电介质衬垫;在所述沟槽中在所述下场板段上方形成上场板段,其中,在所述上场板段和所述衬底之间的电介质材料提供在所述上场板段和所述衬底之间的电介质衬垫,且在所述沟槽的侧壁上布置在所述下场板段与所述衬底之间的所述电介质衬垫比在所述沟槽的侧壁上布置在所述上场板段与所述衬底之间的所述电介质衬垫厚;从所述上场板段上方的所述沟槽中移除所述电介质衬垫;在所述沟槽中在所述上场板段上方形成邻接所述衬底的所述垂直型MOS晶体管的栅极电介质层,该栅极电介质层比在所述上场板段与所述衬底之间的所述电介质衬垫薄;在所述沟槽中形成所述垂直型MOS晶体管的沟槽栅极,其与所述栅极电介质层接触;以及在所述衬底中在所述垂直漂移区域上方形成邻接所述栅极电介质层的所述垂直型MOS晶体管的主体。8.根据权利要求7的所述方法,其中,在所述沟槽中形成所述电介质衬垫包括在所述沟槽中形成邻接所述衬底的热氧化层且在所述沟槽中在所述热氧化层上形成第一沉积二氧化硅层,以致所述下场板段在所述第一沉积硅上。9.根据权利要求8的所述方法,其中:移除在所述下场板段上方的至少部分所述电介质衬垫包括移除在所述下场板段上方的至少部分所述第一沉积二氧化硅层,留下在所述下场板段上方的适当位置中的大部分的所述热氧化层;以及在所述上...
【专利技术属性】
技术研发人员:H·卡瓦哈勒,S·斯瑞达,C·B·科措,S·J·莫洛伊,H·杨,
申请(专利权)人:德克萨斯仪器股份有限公司,
类型:发明
国别省市:美国,US
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